第四章IC版图设计1课件.ppt

练习 CMOS与非门 练习 CMOS与非门 作业：或非门的版图设计 电路 作业：或非门的版图设计 请画出或非门的版图？ （4）衬底PNP管( 纵向PNP管，Substrate PNP Transistor) 纵向衬底PNP管的构成：利用P型衬底作为集电区，集电极从PN结隔离槽上方引出，N型外延层作为基区，而发射区是在做纵向NPN管基区扩散时同时形成，构成了纵向PNP结构，如图所示。 注入的空穴流 集成电路中的PNP管 (Lateral PNP Transistor) （4）衬底PNP管( 纵向PNP管，Substrate PNP Transistor) 对于PN结隔离的集成电路，为达到隔离目的，其PN隔离结必须处于反偏，因此P型衬底就必须接到整个电路的最负的电位上。但由于P型衬底是衬底PNP晶体管的集电区，结果在集成电路中，只有允许集电极接全电路最负电位的PNP管才能采用这种管子，所以其用途具有局限性，主要用作集成运放、功率放大器等中的互补输出级的PNP管。 衬底PNP管利用外延层作为基区，所以基区宽度较大，因而电流放大系数和频率特性也是不尽理想，β一般在10～30范围，比横向PNP管略大，特征频率fT约为10MHz以上，比横向PNP管稍好，但比纵向NPN管差 集成电路中的PNP管 (Lateral PNP Transistor) 7.1.2 MOS晶体管的版图设计 MOS管的典型物理表示法包括了两个矩形，它们代表了为制造这个MOS管所需的光刻图形。精确的“设计规则”指定了每个矩形的尺寸。 由图可见，当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N扩散区时，形成NMOS，当多晶硅穿过P扩散区时，形成PMOS。 大尺寸MOS管的版图设计 大尺寸MOS管用于提供大电流或大功率的输出，在集成电路的设计中使用非常广泛。它们的版图一般采用并联晶体管结构的基本技术，以及减小多晶硅栅电阻的方法。 大尺寸MOS管的版图设计 采用了并联晶体管结构后，因为共用源区和共用漏区技术的引入，使得在同样的宽长比的情况下，源区和漏区的面积减小，并因此使得器件源极和漏极的PN结电容减小。这对于模拟集成电路设计有利。 当采用梳状栅结构时，对于叉指个数不同的结构在设计上的考虑是有差别的----源、漏的面积与电容不相同。 大尺寸MOS管的版图设计 当器件的尺寸大而叉指的个数较多时，如果采用简单并列的方式，将由于叉指到信号引入点的距离不同引起信号强度的差异。同时，由于在一维方向上的工艺离散性，将导致左、右端的叉指所对应的并联器件在参数和结构上产生失配。 对于这种大尺寸器件可以采用折叠的方式，减小一维方向上的尺寸。 并联MOS管的个数也就是叉指的个数，由器件的沟道宽度W和每个叉指所对应的小尺寸MOS管的沟道宽度Wi决定。小尺寸MOS管的宽长比是由多方面因素决定的，除了要考虑单个器件的性能优化外，还必须考虑全部并联器件所占用的面积，以及版图平面布局的要求和工艺离散性的影响。 器件的失配问题 在电路设计中经常要求器件之间应满足某种配合关系，这些要求必须通过版图设计和工艺过程实现。 在版图设计中要细致地解决两个方面的问题：总体布局问题和器件的个体或匹配体的设计问题。 在版图布局中必须考虑器件分布方式对电路性能的影响。 器件个体或匹配体的版图设计问题是要解决具体器件的形状、方向、连接以及匹配器件在相对位置、方向等方面的问题。 因此，在个体器件和匹配体器件的版图设计中，必须充分地考虑失配和误差问题，并通过版图设计避免或减小失配或误差。 MOS管误差和失配问题分析 大尺寸对管采用“同心布局”，以减少工艺误差引起的失配误差。 GND VDD F=AB B A MP1 MP2 MN1 MN2 电路： 逻辑功能： 0 MP1，MP2截止，MN1，MN2导通 1 1 1 MP1导通，MP2截止，MN1导通，MN2截止 1 0 1 MP1截止，MP2导通，MN1截止，MN2导通 0 1 1 MP1，MP2导通，MN1，MN2截止 0 0 F=AB 工作状态 A B 与上述的几何设计规则一样，对于不同的工艺线和工艺流程，数据的多少将有所不同，对于不同的要求，数据的多少也会有所差别。 如果用手工设计集成电路或单元（如标准单元库设计），几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。 在VLSI设计 中采用的是计算机辅助和自动设计技术，几