西南交大数字电子技术第5章范例.ppt

实现电路如右图所示： 简化后的GAL原理图 5.2.2 复杂可编程逻辑器件和现场可编程门阵列 1、CPLD CPLD的结构如下图所示，实现功能的核心是逻辑快 可编程内部连线 可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和I/O块之间的连接。 连线区的可编程连接一般由E2CMOS管实现。 可编程连接原理图 内部连线 宏单元或 I/O 连线 E 2 CMOS 管 T 当E2CMOS管被编程为导通时，纵线和横线连通；未被编程为截止时，两线则不通。 2、FPGA CPLD用可编程“与-或”阵列实现逻辑函数。编程基于E2PROM或快闪存储器。 FPGA是用查找表(LUT)实现逻辑函数。复杂函数使用众多的LUT和触发器实现。编程基于SRAM。 FPGA结构 FPGA包括：可编程逻辑块、可编程互联开关、可编程I/O模块。 逻辑块 互连开关 I/O 5.3 Verilog HDL语言简介 硬件描述语言（Hardware Description Language, HDL）是一种利用文本的形式描述数字电路系统的方法； HDL可以用来描述组合逻辑电路和时序逻辑电路； 描述方式主要分为三种：结构级描述、数据流型描述和行为级描述 5.3.1 组合逻辑电路的实例 三种描述方式的区别： 行为级只对行为和功能进行描述，可以不需要得到逻辑函数，不涉及实现的电路，EDA软件的综合工具可以将其转变为底层的网表格式； 数据流型主要通过连续赋值语句对逻辑函数或逻辑关系进行描述； 结构级则需要调用Verilog语言内置的基元或者用户定义的模块，从结构上对逻辑问题进行描述 这三种方式依次从高级到低级，组合逻辑电路可采用任意一种方式进行描述。 结构级描述方式举例 例：用Verilog HDL语言描述一位半加器，如果用A，B分别表示两个1位二进制数，S和C分别表示相加的和以及向高位的进位。不难得到，此组合逻辑问题的逻辑函数为 HDL描述为 module HA_1bit (A,B,S,C); input A, B; output S,C; wire Anot,Bnot,AandB1,AandB2; not n1(Anot, A), n2(Bnot,B); and n3(AandB1,Anot,B), n4(AandB2,A,Bnot); or n5(S,AandB1,AandB2); and n6(C,A,B); endmodule 模块名 输入输 出端口 线网型中间 变量定义 原语名称 调用名 （可省略） 该门的输入变量和 输出变量（输出在前） 模块结尾， 不需要分号 数据流型的描述举例 例：用数据流的方式来描述一个4选1的数据选择器，其逻辑函数表达式可写成： 其中mi为由地址输入端A1，A0所组成的最小项。代码如下： module mux _4to1(D,A,Y); input [3:0] D; input [1:0] A; output Y; assign Y=D[0](~A[1]~A[0]) |D[1](~A[1]A[0]) |D[2](A[1]~A[0])| D[3](A[1]A[0]); endmodule 模块主体，对应 着上述表达式 数据流型必须以 关键词assign开头 * 只需要得到逻辑函数表达式； * 数据流型描述方式的输出变量必须定义为线网型； 常用的运算符 运算符分类 所含运算符 算术运算符 +, -, *, /, % 位运算符 ~,,|,^,^~or~^ 缩位运算符(单目） , ~, |,~|, ^,^~ or ~^ 逻辑运算符 !, , || 关系运算符（双目） , , =, = 相等与全等运算符 ==, !=, ===, !== 逻辑移位运算符 , 连接运算符 { } 条件运算符 ?: 行为级描述方式举例 例：用Verillog HDL描述7段共阴级译码器，代码如下： module decode4_7(a,EN,Y); input [3:0] a; input EN; output reg [6:0] Y; always @(a) begin if(EN==0) Y=7b0000000; else case(a) 4d0:Y=7b1111110; 4d1:Y=7b0110000; 4d2:Y=7b1101101; 4d3:Y=7b1111011; 4d4:Y=7b0110011; 4d5:Y=7b1011011; 4d6:Y=7b1011111; 4d7:Y=7b1110000; 4d8:Y=7b1111111; 4d9:Y=7b1111011; default:Y=7bx; endcase end endmodu