可编程逻辑器件电路设计计时器的FPGA实现解读.doc

可编程逻辑器件电路设计 课程设计报告 1/100s计时器的FPGA实现 姓 名： 陆韩林 张伟槟 程科杰 班 级： 电信3 电信1 学 号： 201231190117 201231190425 201231190104 指导老师： 吕石磊、陈楚 日期： 2015.12.22～2015.12.29 华南农业大学电子工程学院 摘 要 高精度计时器常用于体育竞赛及各种要求有较精确定时的技术领域。通常，采用中规模集成电路即可实现高精度计时器的设计。 本项研究将基于新一代硬件描述语言(HDL)、采取ASIC(专用集成电路)设计方法，实现1/100s计时器的前端设计。本计时器包括5个模块：消抖模块、时钟分频模块、开关及控制模块、时钟定时模块、 显示模块，以完成1/100s计时器所界定的功能。 在消抖模块中，将产生消除抖动后的RST0(复位脉冲输出)和EN0(启/停脉冲输出)。时钟分频子模块。clk_div实际上是一个用计数器进行分频的分频电路，得到用于计时的100Hz脉冲信号和消除抖动的25Hz脉冲信号。控制子模块是根据计时器的