姜书艳 数字逻辑设计及应用 19.pptVIP

Chapter 7 Sequential Logic Design Principles( 时序逻辑设计原理 ) Latches and Flip-Flops (锁存器和触发器 ) Clocked Synchronous State-Machine Analysis (同步时序分析) Clocked Synchronous State-Machine Design (同步时序设计) HDL语言相关网站 互动教学空间（教师社区） -网络学堂-通信与信息工程学院 –0195-ASIC设计 -李广军 95/wlxt/course.aspx?courseid=0195 互动教学空间（教师社区） -网络学堂-电子工程学院 -0124-数字系统EDA技术- 沈晓峰 95/wlxt/course.aspx?courseid=0124 □-授课教案 □-教学录像 Review of Last Class (内容回顾) 锁存器与触发器 Positive-Edge-Triggered D Flip-Flop(具有预置和清零端的正边沿D触发器) 维持阻塞结构D触发器 Negative-Edge-Triggered D Flip-Flop(负边沿触发的D触发器) D Flip-Flop with Enable(具有使能端的D触发器) Scan Flip-Flop (扫描触发器) Master/Slave S-R Flip-Flop(主从式S-R触发器) 主从式S-R触发器的内部时序 Master/Slave J-K Flip-Flop(主从式J-K触发器) Master/Slave J-K Flip-Flop(主从式J-K触发器) 具有多输入端的J-K触发器 Edge-Triggered J-K Flip-Flop(边沿J-K触发器) 利用门电路传输延迟时间的边沿J-K触发器 Edge-Triggered J-K Flip-Flop(边沿J-K触发器) T Flip-Flop (T触发器) Use a D/J-k Flip-Flop to Design a T Flip-Flop (利用D、J-K触发器实现T触发器) 利用D触发器实现 D：Q* = D T：Q* = Q’ D = Q’ 利用J-K触发器实现 JK：Q* = J·Q’ + K’·Q T：Q* = Q’ J = K = 1 Other Structure Flip-Flops(其他结构的触发器) 锁存器与触发器小结 锁存器和触发器 —— 电平有效和边沿有效的区别 按照逻辑功能的不同特点，通常可分为 S-R触发器（锁存器） D触发器（锁存器） J-K触发器 T触发器 S-R Flip-Flops (Latches) S-R Flip-Flops (Latches) J-K Flip-Flop J-K Flip-Flop D Flip-Flops (Latches) T Flip-Flop 不同类型触发器间的相互转换 利用D触发器实现 S-R触发器 J-K触发器 T触发器 利用J-K触发器实现 S-R触发器 D触发器 T触发器 关于电路结构和逻辑功能 同一逻辑功能的触发器可用不同电路结构实现 主从结构的D触发器、维持阻塞结构的D触发器 用同一电路结构可做成不同逻辑功能的触发器 维持阻塞结构的：D触发器、J-K触发器 动态参数 —— 保证触发器在工作时能可靠翻转 锁存器的动态参数 输入信号宽度：tW ≥ 2tpd 传输延迟时间： tPLH / tPHL 从输入信号到达，到触发器输出新态稳定建立 与非：tPLH = tpd 、tPHL = 2tpd 或非：tPLH = 2tpd 、tPHL = tpd 说明： tpd表示一个门的延迟时间 触发器的动态参数 建立时间 tset 输入信号应先于时钟信号到达的时间 保持时间 thold 时钟信号到达后，输入信号需要保持的时间 最高时钟频率 fmax 为保证触发器可靠翻转，时钟脉冲必须满足的参数 传输延迟时间 tpHL/tpLH 从时钟脉冲触发边沿算起，到触发器建立起新状态 第7章作业 7.4(7.2) 7.5(7.3) 7.7(7.5) 7.12(7.9) 7.13(7.10) 7.16(7.13) 7.17(7.14) 7.18(7.15) 7.19(7.16) 7.20(7.19) 7.21(7.20)(c) 7.41(7.27) 7.43(7.28) 7.46(7.34) 7.51(7.47) 7.52(7.49) 7.77(7.68) Draw the Output Waveform