FPGA设计中的时序分析和约束.pdfVIP

全国第篓嚣主等囊釜理联合学术会议舣集 。4， 曼曼曼曼曼曼曼!曼曼曼曼曼曼曼曼皇曼璺曼曼窒!曼!!!苎!!曼曼曼曼鼍曼舅舅曼舅曼I————．I 6．30 FPGA设计中的时序分析和约束 王冠 夏宇闻 摘要：在进行数字电路系统的设计时，时序是否能够满足要求直接影响着电路的功能和性能。本文首先讲 解了时序分析中重要的概念，并将这些概念同数字系统的性能联系起来，最后结合FPGA的设计指出了时序约 束的内容和时序约束中的注意事项． 关键字：FPGA，时序分析，时序约束 时序分析中的重要概念 在数字系统中有两个非常重要的概念：建立时间和保持时间，其示意图如图1所示。一个数字系统能否 正常工作跟这两个概念密切相关。只有建立时间和保持时间都同时得到满足时，数字系统才能可靠的、正常 的工作。 TSTh }．}--}如 CIk |盯_ D Q L厂————] 图1 建立时问(Ts)和保持时间(Th) 一种电压的中间态，假设寄存器的输出电压大于3V判决为逻辑1，小于0．3V判决为逻辑0，那么电压处于0．3V 到3V之问并且能够短时问稳定的状态就是皿稳态。寄存器在进入亚稳态一段时间后会回复到正常的状态，但 是有可能回到逻辑1的状态，也有可能回到逻辑0的状态。这种不确定性就有可能引起数字系统的错误。 建立时间和保持时间是一个寄存器的固有属性，是由其内部的结构、工艺等因素决定的，因而在进行数 字系统设计时只能通过改变电路结构使其满足建立时间和保持时间的要求，而不能改变建立时间和保持时间 的值。 二、建立时间和保持时间对电路性能的影响 首先来看一个典型的同步数字系统的示意图，见图2。 344 6．综合信息应用技术 Tdelav dl 02 clk 图2 典型的同步数字系统 在图2中，FFI和FF2代表两个寄存器，在两个寄存器中间存在组合逻辑。同步的数字系统正是由许多 的寄存器，以及寄存器中间的组合逻辑构成的(也包括寄存器间的直接连接)。 显然，如果要数字系统正常工作，每个寄存器的建立时间和保持时间都必须得到满足。假设时钟信号clk 到达所有寄存器的时间相同，图3画出了这两个寄存器间的时序关系。 TcIOCk CIk Dl Q1 D2 卜一—卜——————————■hI ’ T2 ThT2。TcIk2q+Td。吣 图3 FFI到FF2的时序图 从图中可以看到，如果要FF2的建立时间和保持时间得到满足，必须要满足以下公式： TsT1=ToI。k—Tclk2q—Td。l。y (1) ThT2=TcIk2q+Td。J。y (2) 效沿到输出的时间)，Td。J。，为两个寄存器之间的组合逻辑延时。 从公式(1)中可以看出，建立时1．q是否能得到满足取决于3个参数：时钟周期、寄存器传输延时 全国第篓嚣主等曩篆理联合学术会议论文集