第4单元VHDL设计实例.pptVIP

ARCHITECTURE ART OF DPRAM IS TYPE MEM IS ARRAY(0 TO DEPTH-1) OF STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)； SIGNA RAMTMP：MEM； BEGIN PROCESS(CLOCK) IS BEGIN IF (CLOCKEVENT AND CLOCK=‘1’) THEN IF(WE=‘1’)THEN RAMTMP(CONV_INTEGER(WADD))=DATAIN； END IF； END IF； END PROCESS； PROCESS(CLOCK) IS BEGIN IF(CLOCKEVENT AND CLOCK=‘1’)THEN IF (RE=‘1’) THEN DATAOUT=RAMTMP(CONV_INTEGER(RADD))； END IF； END IF； END PROCESS； END ART； 3．队列 先进先出队列FIFO，作为数据缓冲器，通常其数据存放结构完全与RAM一致，只是存取方式有所不同。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_ARITH.ALL； ENTITY REG_FIFO IS GENERIC(WIDTH：INTEGER :=8； DEPTH：INTEGER :=8； ADDR：INTEGER :=3)； PORT(DATA：IN STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)； Q：OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)； ACLR，CLOCK，WE，RE：IN STD_LOGIC； EF，FF ：OUT STD_LOGIC； END REG_FIFO； 3、带异步置位复位上升沿的D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff_asyn IS PORT (data: IN STD_LOGIC; clk: IN STD_LOGIC; reset: IN STD_LOGIC; set: IN STD_LOGIC; Q: OUT STD_LOGIC); END dff_asyn; D CP Q Q clk data reset set ARCHITECTURE dff OF dff_asyn IS BEGIN PROCESS(clk,set,reset) BEGIN IF set=‘0’THEN Q=‘1’; Elsif reset=‘1’THEN Q=‘0’; Elsif clk’event and clk=‘1’ THEN Q=data; END IF; END PROCESS; END dff; 4、带异步复位和输入使能上升沿的D触发器 D CP Q Q clk data reset en LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff_ck_en IS PORT (data: IN STD_LOGIC; clk: IN STD_LOGIC; reset: IN STD_LOGIC; en: IN STD_LOGIC; Q: OUT STD_LOGIC); END dff_ck_en; ARCHITECTURE dff OF dff_ck_en IS BEGIN PROCESS(clk,reset) BEGIN IF reset=‘0’THEN Q=‘0’; Elsif clk’event and clk=‘1’ THEN IF en=‘1’ THEN Q=data; END IF; END IF; END PROCESS; END dff_ck_en; 三：寄存器 在数字系统中能够用来存储一组二进制码的同步时序逻辑电路，一般由多位触发器连接而成。通常可以按功能分为：锁存器和移位寄存器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY reg4b IS PORT(load:IN STD_LOGIC din