第6单元FIR数字滤波器设计.pptVIP

第6章 FIR数字滤波器设计 6.1 FIR数字滤波器原理 6.2 使用DSP Builder设计FIR数字滤波器 6.3 使用FIR IP Core设计FIR滤波器 6.1 FIR数字滤波器原理 对于一个FIR滤波器系统而言，它的冲激响应总是有限长的，其系统函数可以记为 其中M是FIR滤波器的零点数，即延时节数，为叙述简便，在本章中M被称为FIR滤器的阶数。最基本的FIR滤波器可用下式表示： 图6-1中显示了一个典型的直接I型4阶FIR滤波器，其输出序列y(n)满足下列等式： 在这个FIR滤波器中，总共存在3个延时节，4个乘法单元，一个4输入的加法器。如果采用普通的数字信号处理器(DSP Processor)来实现，只能用串行的方式顺序地执行延时、乘加操作，这不可能在一个DSP(指数字信号处理器)指令周期内完成，必须用多个指令周期来完成。 但是，如果采用FPGA来实现，就可以采用并行结构，在一个时钟周期内得到一个FIR滤波器的输出。 6.2 使用DSP Builder设计FIR数字滤波器 使用DSP Builder可以方便地在图形化环境中设计FIR数字滤波器，而且滤波器系数的计算可以借助Matlab强大的计算能力和现成的滤波器设计工具来完成。 6.2.1 3阶常系数FIR滤波器的设计 在此用以下示例来说明整个设计过程。 假定一个3阶的FIR滤波器，其可以表示为 其中：h(0)=63，h(1)=127，h(2)=127，h(3)=63，是量化时附加的因子。 这里采用直接I型来实现该FIR滤波器。设计好的3阶直接I型FIR滤波器模型图可以参见图6-2。具体的新模型建立、模块调用过程可以参见第3章。 图中模块的参数作如下设置： xin模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“signed Integer” 参数“Node Type”设为“Input port” 参数“number of bits”设为“8” yout模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“signed Integer” 参数“Node Type”设为“Output port” 参数“number of bits”设为“8” ? Parallel Adder Subtractor模块：(Parallel Adder Subtractor) 库：Altera DSP Builder中Arithmetic库 “Add(+)Sub(-)”设为“++++” Delay1、Delay2、Delay3模块：(Delay) 库：Altera DSP Builder中Storage库 参数“Depth”设为“1” 参数“Clock Phase Selection”设为“1” ? h0模块：(Gain) 库：Altera DSP Builder中Arithemtic库 参数“Gain Value”设为“63” 参数“Map Gain Value to Bus Type”设为“Signed Integer” 参数“Gate Value number of bits”设为“8” 参数“Number of Pipeline Levels”设为“0” h1模块：(Gain) 参数“Gain Value”设为“127” 其余同h0模块 ? h2模块：(Gain) 参数“Gain Value”设为“127” 其余同h0模块 ? h3模块：(Gain) 参数“Gain Value”设为“63” 其余同h0模块 由于FIR滤波器的系数已经给定，是一个常数，从图中看到，在DSP Builder中可以用Gain(增益)模块来实现的运算，用延时Delay模块来实现输入信号序列的延时。 设计完3阶FIR滤波器模型后，就可以添加Simulink模块进行仿真了，如图6-3所示。 新增的仿真模块的参数作如下设置： Chirp Signal模块：(Chirp Signal) 库：Simulink中Sources库 参数“Initial Frequency(Hz)”设为“0.1” 参数“Target time”设为“10” 参数“Frequency at target time(Hz)”设为“1”