一位全加器 3.docVIP

EDA课 程 设 计 题 目： 一位全加器 学院（系）：电气信息与自动化学院 年级 专业： 09级自动化 姓 名： *** 学 号： 日 期：2011年12月20日 一．前言 2 1.1模块介绍 3 1.2半加器真值表如下 3 二．原理图： 3 2.1.半加器模块程序编译： 3 2.2半加器模块程序允许生成模块 3 2.3半加器模块 4 2.4整个电路的宏观原理图： 5 三.波形仿真图： 5 四．管脚锁定及硬件连线： 6 4.1管脚锁定： 6 4.2引脚分配图 6 五．相关程序 7 5.1 半加器 7 5.2或门 8 5.3 全加器 8 六．总结 9 七.参考文献 9 一．前言 随着电子技术的飞速发展，各种电子设备及数字系统的复杂度、集成度越来越高，现代电子产品性能进一步提高，产品更新换代的节奏越来越快，要求产品开发周期短、开发成本低、保密性和可修改及可扩展性好，因此对集成电路的设计方法不断提出了新的要求，因此EDA技术应运而生。所谓EDA（Electronic Design Automation）技术，是依赖目前功能已十分强大的计算机为工具，代替人完成数字系统设计、逻辑综合、布局布线和仿真工作的技术。 目前，EDA技术已经成为支撑现代电子设计的通用平台，并逐步向支持系统级设计的方向发展。只有以硬件描述语言和逻辑综合为基础的自顶向下的设计方法才能满足日趋复杂的数字系统设计要求。硬件描述语言有很多种，本文应用具有强大的电路描述和建模能力的VHDL语言进行电子钟系统设计，为以后深入学习和应用电子系统现代设计方法打好基础，并具有工程实用性。 1.1模块介绍 一位全加器由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出或门和半加器的VHDL描述，然后根据电路图写出全加器的顶层VHDL描述。 1.2半加器真值表如下 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 二．原理图： 2.1.半加器模块程序编译： 2.2半加器模块程序允许生成模块 2.3半加器模块 2.4整个电路的宏观原理图： 三.波形仿真图： ． 整个程序波形图如下： 四．管脚锁定及硬件连线： 4.1管脚锁定： 管脚号和引脚号的锁定关系如下： 管脚号 引脚号 ain 128 bin 127 cin 118 count 142 sum 141 4.2引脚分配图 五．相关程序 5.1 半加器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END ENTITY h_adder ; ARCHITECTURE fh1 OF h_adder IS BEGIN so =(a XOR (NOT B));CO= NOT(a AND b); END ARCHITECTURE fh1; 或 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END ENTITY h_adder ; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN abc = a b : PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL; END CASS; END PROCESS; END ARCHITETURE fh1 ； 5.2或门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or