一种新型的模拟占空比矫正电路.pdfVIP

2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 一种新型的模拟占空比矫正电路 张炜华姚若河朱建培 (华南理工大学物理科学与技术学院，广州， 510640) 摘要：基于PWLL结构的占空比矫正电路虽然克服了传统占空比矫正电路输出时钟上升 沿在占空比矫正过程中发生变化的缺点，但其核心电路一一频率电压变换电路不能工作在 IOOMHZ以上的频率范围，并且随着工作频率的升高，调整范围会变小。本文采用pullpush 电荷泵代替频率电压变换电路，设计了一个工作在200}皿-IZ的占空比矫正电路，HSPICE仿 真结果表明其调整范围为30％--70％，占空比变化在1个ps以内。 关键字：占空比矫正电路；脉宽锁定环；电荷泵 1．引言 占空比矫正电路(dutycycle data locked rate一--DDR)的SDRAM和延迟锁相环(delayloop一--DLL)电路中，将时 钟的占空比调整为50％时，则时钟的上升沿和下降沿都可用于工作，从而提高信号的传输 速率。传统的模拟DCC电路u¨2；，采用不同的直流偏移电压产生差分输出。这种电路通过 储存在两个电容的电压来保存占空比的差别，从而产生直流偏移电压，因此就需要低回转 (10w slew)时钟输入以保证精确度，使电路的矫正范围受到限制，通常其矫正范围在40 ％--60％之间。并且由于在每个差分时钟信号中都加入不同的直流偏移电压，使得输出时 钟的上升沿和下降沿在占空比矫正过程中发生变化，因此不能应用在要求固定上升沿的多 相位时钟的产生旧1。为了克服传统的DCC电路的缺点，S．Karthikeyan提出一种新的电路 widthlocked 结构一脉冲宽度锁定环路(pulse 100p一一PwLL)M1，可以得到固定的上升 沿，在18MHZ时有30％一70％的调整范围，但此种电路的核心电路一一频率电压变换电路 (frequencyvoltage 作频率的升高，调整范围会变小。 2．PwLL电路原理 PWLL电路的结构如图1所示，主要由脉冲整形(pulseshaper)，压控延迟线(VCDL)， width 脉冲宽度检测器(pulsedetector)，频率电压变换电路(FVC)和运算放大器组成。 其工作原理如下，输入的时钟为CLK，经过粗调VCDL产生固定的延迟，然后经过整形，再 CLK2经过脉冲宽度检测器进行比较。脉冲宽度检测器的功能与锁相环中的鉴频器相似，比 较CLKl与CLK2上升沿，产生CLKOUT和CLK_OUTl两个信号，如图2所示。产生的cLK-0uT CLKOUT 与CLKl上升沿对齐，也即与CLK的上升沿对齐，保证CLKTUO的上升沿固定。_和 CLK_OUTl经过FVC产生与高电平脉冲宽度成正比的电压，经过运算放大器放大后，控制 VCDL，调整延迟时间，当延迟时间达到时钟的一半时，FVCl和FVC2输出的电压相同，放 大器的输出稳定，从而整个环路稳定，产生50％占空比的时钟信号。 图l PWLL结构框图 ArchitectureofPWLL Fig．1 ．334． 2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 C2 (b) 亟亘[二E三TI￡三T2工二工二工二工二rtme (c)百—TT——=二干Fj丁—兀———丁[—．Time 互二卫二二二jE至二二匝二二二Ⅱ二_Time 图3频率电压变换电路(a)结构图(b)逻辑控制(C)控制信号 conversion