第六章—补充内容讲稿.pptVIP

第一讲 单周期数据通路的设计 CPU的功能及其与计算机性能的关系 数据通路的位置 单周期数据通路的设计 数据通路的功能和实现 操作元件（组合逻辑部件） 状态 / 存储元件（时序逻辑部件） 数据通路的定时 选择MIPS指令集的一个子集作为CPU的实现目标 下条指令地址计算与取指令部件 R型指令的数据通路 访存指令的数据通路 立即数运算指令的数据通路 分支和跳转指令的数据通路 综合所有指令的数据通路 CPU功能及其与计算机性能的关系 CPU执行指令的过程（回顾） 取指令 PC+“1”送PC 指令译码 进行主存地址运算 取操作数 进行算术 / 逻辑运算 存结果 以上每步都需检测“异常” 若有异常，则自动切换到异常处理程序 检测是否有“中断”请求，有则转中断处理 CPU的实现与计算机性能的关系 计算机性能(程序执行快慢)由三个关键因素决定（回顾） 指令数目、CPI、时钟周期 指令数目由编译器和ISA决定 时钟周期和CPI由CPU的实现以及其他因素来决定 组成指令功能的四种基本操作 每条指令的功能总是由以下四种基本操作来实现： 读取某一主存单元的内容，并将其装入某个寄存器（取指， 取数） 把一个数据从某个寄存器存入给定的主存单元中（存结果） 把一个数据从某个寄存器送到另一个寄存器或者ALU（取数，存结果） 进行算术或逻辑运算（PC+1，计算地址，运算） 操作功能可形式化描述 描述语言称为寄存器传送语言RTL (Register Transfer Language) 本章所用的RTL规定如下： （1）用R[r]表示寄存器r的内容； （2）用M[addr]表示主存单元addr的内容； （3）传送方向用“←”表示，传送源在右，传送目的在左； （4）程序计数器PC直接用PC表示其内容； （5）用OP[data]表示对数据data进行OP操作。 CPU基本组成原理图 数据通路的位置 计算机的五大组成部分： 什么是数据通路（DataPath）? 指令执行过程中，数据所经过的路径，包括路径中的部件。它是指令的执行部件。 控制器（Control）的功能是什么？ 对指令进行译码，生成指令对应的控制信号，控制数据通路的动作。能对执行部件发出控制信号，是指令的控制部件。 数据通路的基本结构 数据通路由两类元件组成 组合逻辑元件（也称操作元件） 时序逻辑元件（也称状态元件，存储元件） 元件间的连接方式 总线连接方式 分散连接方式 数据通路如何构成？ 由“操作元件”和“存储元件”通过总线方式或分散方式连接而成 数据通路的功能是什么？ 进行数据存储、处理、传送 操作元件：组合逻辑电路 加法器(Adder) 多路选择器 (MUX) 算逻部件(ALU) 状态元件：时序逻辑电路 状态（存储）元件的特点： 具有存储功能，在时钟控制下输入被写到电路中，直到下个时钟到达 输入端状态由时钟决定何时被写入，输出端状态随时可以读出 定时方式：规定信号何时写入状态元件或何时从状态元件读出 边沿触发（edge-triggered）方式： 状态单元中的值只在时钟边沿改变。每个时钟周期改变一次。 上升沿（rising edge） 触发：在时钟正跳变时进行读/写。 下降沿（falling edge）触发：在时钟负跳变时进行读/写。 最简单的状态单元（回顾：数字逻辑电路课程内容）： D触发器：一个时钟输入、一个状态输入、一个状态输出 存储元件中何时状态被改变？ 存储元件: 寄存器和寄存器组 寄存器（Register） 有一个写使能（Write Enable-WE）信号 0: 时钟边沿到来时，输出不变 1: 时钟边沿到来时，输出开始变为输入 若每个时钟边沿都写入，则不需WE信号 寄存器组（Register File） 两个读口（组合逻辑操作）：busA和busB分别由RA和RB给出地址。地址RA或RB有效后，经一个“取数时间(AccessTime)”，busA和busB有效。 一个写口（时序逻辑操作）：写使能为1的情况下，时钟边沿到来时，busW传来的值开始被写入RW指定的寄存器中。 寄存器组的内部结构 存储元件: 理想存储器 理想存储器（ idealized memory ） Data Out：32位读出数据 Data In： 32位写入数据 Address：读写公用一个32位地址 读操作（组合逻辑操作）：地址Address有效后，经一个“取数时间AccessTime”，Data Out上数据有效。 写操作（时序逻辑操作） ：写使能为1的情况下，时钟Clk边沿到来时，Data In传来的值开始被写入Address指定的存储单元中。 数据通路与时序控制 同步系统(Synchronous system) 所有动作有专门时序信号来定时 由时序信号