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第二章 逻辑门电路 第二章 逻辑门电路 §2-1 概述 §2-2二极管和三极管的开关特性 二、BJT的动态开关特性 §2-3 基本逻辑门电路 §2-4 典型TTL与非门工作原理 内容概述 一、TTL反相器 4.扇入系数Ni和扇出系数NO 四、其它类型TTL门电路 三态逻辑门（TSL） 4.三态门的应用： §2-5 MOS集成逻辑门 概述 一、CMOS电路 1.CMOS反相器 CMOS反相器的电压传输特性 二、CMOS门电路 2.或非门 三、CMOS电路的特点 小 结 +5V F R4 R2 R1 3k T2 R5 R3 T3 T4 T1 T5 b1 c1 A B C 2.输入全为高电平（3.4V）时 “1” 全导通 电位被嵌 在2.1V 全反偏 ?1V 截止 2.输入全为高电平（3.4V）时 +5V F R2 R1 3k T2 R3 T1 T5 b1 c1 A B C 全反偏 “1” 饱和 uF=0.3V 此电路 一、电压传输特性 2.3.2 TTL与非门的特性和技术参数 测试电路 +5V ui u0 u0(V) ui(V) 1 2 3 UOH (3.4V) UOL (0.3V) 传输特性曲线 u0(V) ui(V) 1 2 3 UOH “1” UOL (0.3V) 阈值UT=1.4V 理想的传输特性 输出高电平 输出低点平 1、输出高电平UOH、输出低电平UOL UOH?2.4V UOL ?0.4V 便认为合格。 典型值UOH=3.4V UOL ?0.3V 。 2、阈值电压UT uiUT时，认为ui是低电平。 uiUT时，认为ui是高电平。 UT=1.4V 3、开门电平和关门电平 开门电平UON是指输出电平UOL = 0.3V时允许输入高电平的最小值。只有当ui ? UON时输出才为低电平。典型值为1.4V。 关门电平UOFF是指在保证输出为额定高电平UOH的90%时允许输入的低电平的最大值。只有当uiUOFF时输出才为高电平。 TTL与非门的额定高电平为UON = 3V，额定低电平UOL = 0.3V。 1 0 1 扇入数: 取决于门的输入端 的个数 扇出数: 带同类门的个数。 灌电流负载：输出低电平时。 当负载门的个数增加时，总的灌电流IIL将增加,引起输出低电压VOL的升高。 负载门 驱动门 0 V CC (5V) R b1 4k W T 1 I IL T 4 T 3 R c4 130 W D IIL IOL 带拉电流负载：门输出高电平时 当负载门的个数增多时，必将引起输出高电压的降低。 1 0 1 负载门 驱动门 1 V CC (5V) R b1 4k W T 1 I IL T 4 T 3 R c4 130 W D IIH IOH 例 查得基本的TTL与非门7410的参数如下： IOL＝16mA，IIL＝－1.6mA，IOH＝0.4mA，IIH＝0.04mA.试计算其带同类门时的扇出数。 解： (1)低电平输出时的扇出数 (2)高电平输出时的扇出数 若NOL≠NOH，则取较小的作为电路的扇出数。 例题：扇出数计算举例 5. 传输延迟时间 —— 表征门电路开关速度的参数 电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间。 输入 同相 输出 反相 输出 50% t PLH 50% 90 % 10 % t r t PLH 90 % 50% 10% t f 50% t PLH t PLH 90 % 50% 10 % t f 90 % 50% 10% t r V OL V O H V OL V OH 0V V CC 平均传输延迟时间 tPd＝ tPLH 为门电路输出由低电平转换到高电平所经历的时间; tPHL为由高电平转换到低电平所经历的时间。 (tPLH＋tPHL)/2 线与:将门电路的输出端并联，以实现与逻辑功能的方法。TTL与非门能实现“线与”吗? 输出电阻 多发射极 三极管 A vO VCC(+5V) T1 T2 T4 T3 D 负载 Rb1 Rc2 Rc4 Re2 B C RO 问题 vOH vOL X A vO VCC(+5V) T1 T2 T4 T3 D 负载 Rb1 Rc2 Rc4 Re2 B C RO 集电极开路TTL“与非”门（OC门） +5V F Rc2 R1 3k T2 R3 T1 T3 b1 c1 A B C RL