《精通VerilogHDL：IC设计核心技术实例详解》书后习题以及答案.docVIP

注意：9.3 程序代码 由于本章所涉及的实例程序太长，并因篇幅所限我们把它放到了的“下载专区”。请到该书源代码文件的根目录寻找：JPEG实例程序.doc，这个文件就是本章所用的代码。 第1章 习题 1．解释目前市面上的MP3 Player为什么多采用DSP based的设计，而在液晶屏幕里的图像缩放控制器（Scaler）为什么都采用硬件（Hardwire based）的设计。 mp3的动作时钟低，若采用硬件设计，则许多电路大部分时间皆在闲置状况，以DSP设计，调整程序即能解码WMA的编码格式，这是硬件设计难以办到的。 Scaler的动作频率在SVGA时高达135MHz，且功能性单纯，并不需要太大的弹性，故适宜采用硬件架构设计。若采用DSP设计，频宽和时钟将难以满足。 2．叙述为什么需要做形式验证（Formal Verification）。 最初是因为后端（APR）为了满足时序上的要求而加入Buffer，这使得电路存在功能被改变的风险，因此需要做形式验证。不过近年来形式验证已发展到 RTL-RTL、RTL-Gate、Gate-Gate的互相比较，且在测试电路的加入后，形式验证显得更加重要。 3．试简述IC开发的流程。 参考本章1.2节部分 4．解释需降低系统功率消耗的原因。 5．假设电路操作情形如图1-65所示，试估计电路消耗的Internal power及Switching power。 图1-65 电路操作情形举例 第2章 习题 1．描述一个模块通常会包含哪些部分？其中有哪些是必要的？ 模块名称、输出入管脚、管脚声明、参数定义、include声明、变量声明、程序主体、endmodule。 只有模块名称、endmodule、变量声明、程序主体是必要的。 2．利用我们在数字逻辑里学到的知识，将四输入的多任务器以其他逻辑器件（如NOR Gate）实现。 3．定义一输入及四输出，输入输出都为8 位，两个选项的多任务器，其输出输入可以以表格描述如下。 sel1 sel0 3 2 1 0 0 0 1 1 0 1 0 1 0 0 0 in 0 0 in 0 0 in 0 0 in 0 0 0 试以Verilog语句描述其输出输入，并写出完整的测试平台测试。 module ex2_2; //test bench reg clk=0; reg [7:0]in=0; always #10 clk=~clk; reg [1:0] sel=0; always@(posedge clk) sel=sel+1; integer seed=4; always@(posedge clk) in=$random(seed); //Circuit wire [7:0] out0=(sel==0)?in:0; wire [7:0] out1=(sel==1)?in:0; wire [7:0] out2=(sel==2)?in:0; wire [7:0] out3=(sel==3)?in:0; endmodule 4．定义3 位输入和6 位输出，输出是此3 位数平方的Verilog语句及测试平台。 module ex2_3; //test bench reg clk=0; reg [2:0]in=0; always #10 clk=~clk; integer seed=4; always@(posedge clk) in=$random(seed); wire [5:0] out=(in==0)?0: (in==1)?1: (in==2)?4: (in==3)?9: (in==4)?16: (in==5)?25: (in==6)?36: (in==7)?49:0; endmodule 5．绘出下列Verilog HDL语句的电路，并估计时钟周期由哪一条路径（Path）所控制。 reg [3:0] da,db,xor_reg,and_reg,or_reg,add_reg; always@(posedge clk or negedge nrst) if (~nrst) begin da=0; db=0; end else begin da=din_a; db=din_b; end wire [3:0] xor_op=da ^ db; wire [3:0] and_op=da db; wire [3:0] or_o