基于FPGA的FIR数字滤波器的设计稿及仿真毕业设计稿专业论文.docVIP

1 绪论 本章主要论述该课题的研究意义，目前在世界上的发展情况，以及我在这篇论文中所用到的主要的设计方法与设计工作。 1.1 课题研究的意义 许多工程领域都涉及到如何能在强背景的噪声信号和干扰信号中提取到真正的信号。如：遥感和遥测系统，通信系统，雷达系统，航天系统等，这就要求有信号的滤波。滤波器的带宽等性能，处理速度的要求随着现在对高速，宽带，实时信号处理的要求越来越高，也随之提高。系统的稳定性和后续信号的处理受滤波器的性能好坏程度影响常大。[1] 1.2 国内外研究动态 1.2.1 数字信号处理的发展动态 一般可以用两类方法来实现FIR滤波器的设计。 一类通过软件来设计实现，使用常见的电脑语言如高层次的C / C + +跟 MATLAB语言。此方法用于教学或算法仿真。但是采用软件的方法不能实现实时性。 目前可以通过以下几种方式在硬件中来实现，。 一种是使用可编程的主要数学单位是一个乘法累加器（MAC）的通用DSP芯片编程。实时数字信号能够实现高速的处理，是因为 MAC在一台机器时钟周期就能完成乘法累加操作，同时在硬件上还辅助与不同的流水结构和哈佛架构。然而，在应用时受到了限制，是由于硬件结构和流水结构是固定不变的。 一种是使用专用的ASIC数字信号处理芯片。这种方法是芯片尺寸小，高性能，保密性好。其缺点是一个单一功能的芯片，多是针对一定的功能而设计，灵活性不够。 另一种方法是使用可编程逻辑器件（FPGA / CPLD）。 FPGA所具有得可编程逻辑的灵活性突破了流水线结构和并行处理的局限性，可以很好的实现实时信号处理功能。研发过程中它的可移植性更好，可以缩短开发周期。[2~11] 1.2.2 FIR数字滤波器的FPGA实现 使用FPGA技术设计的FIR数字滤波器在目前通常采用的是乘法器结构和分布式算法结构。 乘法器结构，有乘累加结构与并行乘法器结构两种形式。乘累加结构是最简单的一种，占用资源少，缺点是处理速度慢;并行乘法器结构比较复杂，但是如果能够加上流水结构，信号就能够实现高速的处理，但是它还是会受到处理速度和数量的限制。 分布式算法（DA）的，是将固定系数乘法 - 累加运算转换成了查找表的运算从而巧妙地利用了ROM查找表，避免了乘法的运算。巧妙运用查找表可以在很大程度上提高运算速度和插入流水结构。因为它只是一个简单的加法运算。 分布式算法（DA），可以分为串行分布式算法，并行分布式算法，串行与并行结合的分布式算法。串行分布式算法，它占用的资源很少，结构也相对简单，但就是还不能拥有很高的处理速度；并行的分布式并行算法拥有更加整齐的结构，主要用于需要高速处理的情况；串行与并行结合的分布式算法，占用资源大，也多用于对速度要求高的场合。在不同的情况下，各种算法的处理效果是不同的，要根据对处理速度的不同要求选择不同的算法。 无论是采用哪种算法，都会用到ROM做为查找表的器件。FIR滤波器的阶数增加，就会使得ROM的数目不断的增加，所占用的资源也不断的增加，到目前为止没有一个有效的方式，可以将ROM的数量跟ROM的规模减少。[2~11] 1.3 本课题研究方法和主要工作 首先介绍了数字滤波器的基本概念，然后介绍了FIR滤波器的相关理论。最后从实际应用设计出发提出一个FIR滤波器设计流程，包括滤波器结构的选择、滤波器的系数计算、系数的量化等，按照此流程即能设计出满足实际性能需求的数字滤波器。FIR滤波器的功能模块的划分，描述了各个功能模块的具体设计，给出其仿真波形通过QuartusⅡ仿真验证 (1) 采用8输入查找表进行分布式算法,设计了一个输入8位，输出8位的阶线性相位FIR滤波器，简化了传统的MAC设计。 (2) 各模块参数独立于滤波器的结构，有较强的通用性，适于模块化设计。 (3) 利用VHDL设计，可重复配置FPGA，系统易于维护和扩展。 2 FPGA技术以及Xilinx Virtex IIFPGA芯片 2.1 FPGA发展基本概况 现场可编程门阵列FPGA是一种广泛使用的高密度可编程逻辑器件。20世纪80年代赛灵思公司推出了第一个FPGA，除了赛灵思外，Actel，Altera公司，QuickLogic公司和其他公司也生产FPGA产品。 FPGA布线由单位的可编程逻辑阵列构成，用可编程I / O单元阵列包围，分隔的资源构成了整个芯片。逻辑单元阵列布线通道连结在一起，以达到一定的逻辑功能。一个FPGA由丰富的快速逻辑门结构，寄存器和I / O组成。 按照编程功能，有反熔丝的一次性可编程的静态存储器（SRAM）结构。赛灵思的FPGA基于静态存储单元，SRAM的查找表类型，在互连关系的模式下，也可以