4.1数字逻辑电子系摘要.ppt

EN 0 1 2 3 1 G 0 3 MUX Y 0 Y 　　(2) 8选1数据选择器扩展为32选1数据选择器 EN 0 · · · 7 2 G 0 7 MUX Y 0 A0 A1 A2 A3 A4 EN 0 · · · 7 2 G 0 7 MUX Y 0 EN 0 · · · 7 2 G 0 7 MUX Y 0 EN 0 · · · 7 D0 · · · D7 D8 · · · D15 D16 · · · D23 D24 · · · D31 2 G 0 7 MUX Y 0 图4-1-31 8选1扩展成32选1的一种结构 32选4 4 选 1 1 2 EN 0 1 2 3 BIN/OCT A0 A1 A2 A3 A4 EN 0 · · · 7 2 0 G 0 7 MUX Y D0 · · · D7 D8 · · · D15 D16 · · ·D23 D24 · · ·D32 ≥1 Y EN 0 · · · 7 2 0 G 0 7 MUX Y EN 0 · · · 7 2 0 G 0 7 MUX Y EN 0 · · · 7 2 0 G 0 7 MUX Y 图4-1-31补 8选1扩展成32选1的一种结构 4片选1 8 选 1 　　奇偶校验：在信息码之后，加一位校验码位，使码组中1的码元个数为奇数或偶数。若有一位由１变为０或由０变为１，则码组中１的码元数的奇偶性不符原先约定，因而能检测出有一位差错。 　　有奇偶校验能力及能产生校验奇偶码的电路称为奇偶检验/产生电路。 4.1.7　奇偶产生/校验电路 2k+1 … 2k … (a) 奇校验单元 (b) 偶校验单元 图4-1-32 奇偶校验单元逻辑符号 　　１．概念 * * 4.1.2　全加器 4.1.3　编码器 4.1.4　译码器 4.1.5　数值比较器 4.1.6　数据选择器 4.1.7　奇偶产生/校验电路 4.1　组合逻辑电路分析 4.1.1　组合逻辑电路分析方法 4.1.1　组合逻辑电路分析方法 　　分析：根据给定的逻辑电路图，归纳出该逻辑电路的逻辑功能。 　　组合逻辑电路的分析通常采用代数法，一般按照以下步骤进行： 　　(1) 根据给定组合逻辑电路的逻辑图，从输入端开始，逐级推导出输出端的逻辑函数表达式； 　　(2) 由输出函数表达式，列出它的真值表； 　　(3) 从逻辑函数表达式或真值表，概括出给定组合逻辑电路的逻辑功能。 A B F γ β α 图4-1-1 异或电路逻辑图 　　例4-1　分析图4-1-1所示的组合逻辑电路。 　　解　 　　第一步：根据与非门的逻辑关系，写出各输出端表达式。 0 1 1 1 0 1 1 1 0 0 0 0 F B A 表4-1-1 例4-1真值表 　　第二步：列真值表。 　　第三步：归纳逻辑功能。 　　该电路为异或逻辑电路。 4.1.2 全加器 A B CO γ β α 图4-1-2 1位全加器 =1 =1 F CI 　　１．１位全加器 　　根据F及CO的表达式，列出真值表。 　　按照组合逻辑电路的分析步骤，首先写出各级逻辑门的输出表达式： 表4-1-2 全加器真值表 1 1 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 0 0 0 0 0 0 0 F CO B A CI ∑ CO CI 图4-1-3 1位全加器逻辑符号 　　由真值表可见，若A、B为两个输入的1位二进制数，CI为低位二进制数相加的进位输出到本位的输入，则F为三者之和，CO为三者相加向高位的进位输出。 　　因此，该电路可完成1位二进制数全加的功能，称为全加器。 　　全加器是常用的算术运算电路，图4-1-3为全加器的逻辑符号。 　　２．串行进位加法器 CO ∑ CO B3 A3 CI 图4-1-4 4位逐位进位加法器 由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做逐位进位加法器。 　　串行进位加法器的特点是结构简单，最大缺点是运算速度慢。为了提高运算速度，必须减小或消除由于进位信号逐位传递所消耗的时间，采用超前进位加法器。 B2 A2 B1 A1 B0 A0 ∑ CO CI ∑ CO CI ∑ CO CI F3 F2 F1 F0 　　在１位全加器的基础上，可以构成多位加法电路。 　　３．超前进位加法器 逻辑图 　　由４位超前进位全加器逻辑电路可知，各位进位信号Y2、Y3、Y4只与两个加数有关，是并行产生的，都只需要经历一级与非门和一级与或非门的延迟时间。超前进位加法器大大提高了运算速度。 ∑ CO CI 3 0 Q 3 0