03A第三章组合逻辑电路重点.ppt

第三章 组合逻辑电路 概述 3.1 组合逻辑电路的分析 3.2 组合逻辑电路的设计 3.3 加法器 集成4位加法器 74LS283 3.4 编码器 1. 普通8/3线编码器 解：（1）列出功能表： （2）由功能表写出各输出的逻辑表达式为： 3-5 译码器 3.5 译码器和数据分配器 1. 二进制译码器的一般原理 2. 由门电路构成的2/ 4线译码器 3.5.2 集成译码器 例3：用两片74138扩展为4线—16线译码器 二－十进制译码器 译码器7448 3.6 数据选择器 以4选1数据选择器为例（74LS153） 74LS153的工作原理 介绍集成电路数据选择器74LS151 集成电路数据选择器74LS151的逻辑符号及功能引脚 数据选择器74LS151的应用 3.7 数据分配器 3.8 用MSI实现组合逻辑函数 解：将A、B接到地址输入端，C加到适当的数据输入端。 作出逻辑函数L的真值表，根据真值表画出连线图。 本章小结 1．常用的中规模组合逻辑器件包括编码器、译码器、数据选择器、数值比较器、加法器等。 2．上述组合逻辑器件除了具有其基本功能外，还可用来设计组合逻辑电路。应用中规模组合逻辑器件进行组合逻辑电路设计的一般原则是：使用MSI芯片的个数和品种型号最少，芯片之间的连线最少 3．用MSI芯片设计组合逻辑电路最简单和最常用的方法是，用数据选择器设计多输入、单输出的逻辑函数；用二进制译码器设计多输入、多输出的逻辑函数。 PLD的集成度分类 Verilog模块的结构 module aoi(a,b,c,d,f); /* 模块名为aoi，端口列表a，b，c，d，f */ input a,b,c,d; //模块的输入端口为a，b，c，d output f; //模块的输出端口为f wire a,b,c,d,f; //定义信号的数据类型 assign f=~((ab)|(~(cd))); //逻辑功能描述 endmodule “与-或-非”电路 【例】 三人表决电路的Verilog描述 module vote(a,b,c,f); //模块名与端口列表 input a,b,c; //模块的输入端口 output f; //模块的输出端口 wire a,b,c,f; //定义信号的数据类型 assign f=(ab)|(ac)|(bc); //逻辑功能描述 endmodule Verilog基本组合电路设计 【例】 8线－３线优先编码器的Verilog描述 module my148(sn,din,dout); input sn; input [0:7] din; output [0:2] dout; reg [0:2] dout; always @(din or sn) if (sn) dout=3b111; else if(din[7]==0) dout=3b000; else if(din[6]==0) dout=3b100; else if(din[5]==0) dout=3b010; else if(din[4]==0) dout=3b110; else if(din[3]==0) dout=3b001; else if(din[2]==0) dout=3b101; else if(din[1]==0) dout=3b011; else dout=3b111; endmodule 有灭零控制的8位数码显示系统 【例】 BCD-七段显示译码器7448 的Verilog描述 module my7448(din,dout); input[3:0] din; output[6:0] dout; reg[6:0] dout; always @(din) case (din) 4b0000: dout=7b0111111; //0 gfedcba 4b0001: dout=7b0000110; //1 gfedcba 4b0010: dout=7b1011011; //2 gfedcba 4b0011: dout=7b1001111; //3 gfedcba 4b0100: dout=7b1100110; //4 gfedcba 4b0101: dout=7b1101101; //5 gfedcba 4b0110: dout=7b1111101; //6 gfedcba 4b0111: dout=7b0000111; //7 gfedcba 4b1000: do