微机原理与接口技术_第12章存储器重点.pptVIP

位扩充 例 用1K×4的2114芯片构成lK×8的存储器系统。 分析： 每个芯片只能提供4位数据，故需用2片这样的芯片，它们分别提供4位数据至系统的数据总线，以满足存储器系统的字长要求。 设计要点：关键是处理好地址线、数据线、写信号线 、片选信号线 的连接。 片内译码 地址扩充（字扩充） 【例】用2K×8的2716Ａ存储器芯片组成8K×8的存储器系统。 分析：每个芯片只能提供2K个存储单元，故需用4片这样的芯片，以满足存储器系统的字数要求。 设计要点：关键是处理好地址线、数据线、写信号线 、片选信号线 的连接。 1）地址线共用（至系统地址总线低11位）； （2）数据线共用（至系统数据总线）； （3） 端并在一起接至系统的存储器写信号； （4） 端分别接至地址译码器的不同输出。 片选端常有效 地址重复 一个存储单元具有多个存储地址的现象 原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址” 例如：00000H～07FFFH 选取的原则：高位地址全为0的地址 译码和译码器 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器：74LS139 常用的3:8译码器：74LS138 常用的4:16译码器：74LS154 图12.1给出了74LS138的引脚图，表12.2为74LS138译码器的真值表。 全译码 所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 全译码示例 部分译码 只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 部分译码示例 线选译码 只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 线选译码示例 片选端译码小结 存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联） 对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用 小 结 （1）地址线共用（至系统地址总线低10位）； （2）数据线分别接入系统数据总线的低4位和高4位； （3）写信号 端并在一起接至系统的存储器写信号； （4）片选端并在一起接至地址译码器输出。 * * 12.4 存储器与CPU的连接 存储芯片的数据线 存储芯片的地址线 存储芯片的片选端 存储芯片的读写控制线 1．存储器与控制总线的连接 在控制总线中，与存储器相连的信号线为数不多，如8086/8088最小方式下的M/IO(8088为M/IO)、RD和WR，最大方式下的MRDC、MWTC、IORC和IOWC等，连接也非常简单， 返回 上一张 有时这些控制线(如M/IO)也与地址线一同参与地址译码，生成片选信号。 2．存储器与数据总线的连接 对于不同型号的CPU，数据总线的数目不一定相同，连接时要特别注意。 若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连 若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位,这个扩充方式简称“位扩充”. 返回 上一张 2114 （1） A9～A0 I/O4～I/O1 片选 D3～D0 D7～D4 A9～A0 2114 （2） A9～A0 I/O4～I/O1 CE CE 多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数 其它连接都一样 这些芯片应被看作是一个整体 常被称为“芯片组” 返回 上一张 8086 CPU的数据总线有16根，其中高8位数据线D15?D8接存储器的高位库(奇地址库)，低8位数据线D7?D0接存储器的低位库(偶地址库)，根据BHE(选择奇地址库)和A0(选择偶地址库)的不同状态组合决定对存储器做字操作还是字节操作。下图给出了由两片6116(2K?8)构成的2K字(4K字节)的存储器与8086 CPU的连接情况。 8位机和8088 CPU的数据总线有8根，存储器为单一存储体组织，没有高低位库之分，故数据线连接较简单。 返回 上一张 6116与8086 CPU的连接 返回 上一张 （1）地址线共