Exynos4412时钟体系剖析.docx

Exynos4412时钟体系分析 2014年10月26日 ? 裸机程序 ? 共 3927字 ? 字号 小 中 大 ? 评论 3 条 ? 阅读 1,322 次 在芯片手册里，“时钟管理单元 (Clock Management Unit)“的简称为 CMU 。CMU_ XXX 表示“XXX 模块内的 CMU ”，比如CMU_CPU等。 对于PC来说， CPU 、内存、主板、声卡、显卡等，这些功能部件由不同的芯片组成， 在实体上是相互独立的 。在嵌入式系统里，一块芯片内往往集成了多种功能比如Exynos 4412 上面既有CPU，还有音频 /视频接口、 LCD 接口、 GPS 等模块 这类芯片被称为 SoC，即 System on Chip，译为芯片级系统或片上系统。 一、Exynos4412的时钟体系 不同的模块往往工作在不同的频率下，一个芯片上采用单时钟设计基本是不可能实现的 ，在 SoC设计中采取多时钟域设计 。4412的时钟域有5个， 如下图所示： 这 5个时钟域名如下 (下文中的 BLK 表示 block ，模块 )： ①CPU_BLK ： 内含 Cortex-A9 MPCore处理器、 L2 cache 控制器、CoreSight (调试用 )。CMU_CPU用于给这些部件产生时钟 。 ② DMC_BLK ： 内含 DRAM 内存控制器 (DMC)、安装子系统 (Security sub system )、通用中断控制器 (Generic Interrupt Controller，GIC) 。CMU_DMC 用于给这些部件产生时钟。 ③ LEFTBUS_BLK 和 RIGHTBUS_BLK： 它们是全局的数据总线，用于在 DRAM 和和其他子模块之间传输数据。 ④ 其他BLK ： 在上图中，用画笔圈起来的模块 。 CMU_TOP用于给这些模块产生时钟。 ? Exynos4412有3个初始时钟源： ① XRTCXTI引脚 ：接 32KHz的晶振，用于实时钟 (RTC) ?。 ② XXTI引脚 ：接12M ～50 MHz的晶振， 用于向系统提供时钟，也可以不接。 ③ XUSBXTI引脚 ：接24MHz的晶振 ，用于向系统提供时钟。 在友善之臂的开发板中， XRTCXTI 上没有外接晶振，系统时钟来源是XUSBXTI引脚上接的24MH 晶振，如下图所示： 从原理图上可知， 4412开发板外接24MHz的晶振；但是4412的CPU频率可达1.4GHz。 可以想象，一定有硬件部件把24MHZ的频率提升为1.4GHZ，这个部件被称为PLL（锁相环） 。4412内部其他部件也要工作于一定频率，比 UART 、DDR等，也应该有PLL把24MHZ的频率提高后供给它们。 4412有4个PLL ：APLL 、MPLL 、EPLL 和 VPLL ；2个 PHY ：USB PHY 和 HDMI PHY (PHY：物理层， 一般指与外部信号接口的芯片 )： ① APLL：用于 CPU_BLK ；作为 MPLL 的补充，它也可以给 DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP 提供时钟。 ② MPLL：用于DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP ③ EPLL ：主要给音频模块提供时钟 ④ VPLL ：主要给视频系统提供54MHz时钟， 给 G3D(3D图形加速器 )提供时钟。 ⑤ USB PHY ：给 USB 子系统提供 30MHz 和 48MHz 时钟 。 ⑥ HDMI PHY ：产生 54MHz 时钟 。 二、Exynos4412中设置PLL的方法（以APLL为例） APLL时钟流程图 以上图为例，里面涉及3个概念： ① MUX：多路复用，即从多个输入源中选择一个 ② PLL：把低频率的输入时钟提高后输出 ③ DIV：分频器，把高频率的输入时钟降频后输出 由APLL的时钟流程图可知， 它的时钟来源可以是 XXTI引脚上接的晶振，也可以是 XUSBXTI 引脚上接的晶振，通过上图左边的MUX来选择，这个MUX的输出被称为FINPLL。 通过设置APLL的寄存器 (根据公式选择参数值 )，可以把FINPLL提高为某个频率输出，假设为1.4GHz ，在图上它被命名为FOUTAPLL。 继续往右看图，里面有多个DIV ，可以设置对应的寄存器把频率降下来。 CPU可以工作于1.4GHz，但是其他模块不能工作于这么高的频率所以要把频率降下来。 ? 设置 PLL 的流程如下： 的流程如下： ① 设置PLL的 P、M、S值，这是根据期望得到的频率用公式计算出来 ② 设置PLL的其他控制参数 ③ 使能PLL ④ PLL会等待一段时间使时钟稳定 ⑤ 设置MUX ，选择P