南京邮电大学微机第5章探讨.ppt

第7章 总 线 CPU 系统总线 总线插槽 AB AB DB DB CB CB CPU 总线 7.2 总线与总线标准 7.1 32位微处理器的外部引脚 地址锁存缓冲器 数据锁存缓冲器 总线控制逻辑 I/O 接 口 存储器系统 I/O 接口 总线的类型 按总线连接的对象和所处系统的层次分 芯片级总线 系统总线 局部总线 外部总线 7.1 32位微处理器的外部引脚 （教材P.27) 1.数据线 数据线：D63~D0共64位 Pentium 处理器的外部引脚 2.地址线 A31~A3：高29位地址线 BE7#~BE0#：字节允许信号（存储体选中信号） 外围电路对BE7#~BE0#译码以产生A2~A0信号 时钟输入CLK 是微处理器内部与外部操作的同步时基信号，由时钟（CLK）输入信号来提供。 CLK 时钟周期： T状态：就是指时钟周期 T Pentium 处理器的外部引脚 3.系统控制信号 M/IO：=1,表明该总线周期,CPU与存储器交换信息 =0,表明该总线周期,CPU与I/O接口交换信息 W/R： =1,表明该总线周期,CPU进行写操作 =0,表明该总线周期,CPU进行读操作 D/C ：=1,表明该总线周期,传输的是数据 =0,表明该总线周期,传输的是指令代码 这三个信号的组合，决定当前总线周期所完成的操作 4.总线周期定义信号(输出) “周期”是一段时间 CPU通过总线与存储器、I/O交换一个数据所需要的时间称为总线周期 Pentium 处理器的外部引脚 总线周期定义的操作 M/IO D/C W/R 操作 0 0 0 中断 0 0 1 中止/专用周期 0 1 0 I/O读 0 1 1 I/O写 1 0 0 微代码读 1 0 1 保留 1 1 0 存储器读 1 1 1 存储器写 Pentium 处理器的外部引脚 5.总线控制信号(ADS,RDY)与32位微处理器典型时序(教材 P.36) ADS：地址选通信号(输出) 该信号由1 → 0，表明地址线和总线定义信号(M/IO,W/R,D/C)均为有效可用。 Pentium 处理器的外部引脚 RDY：准备就绪信号(输入) 该信号由外电路产生→ X86 RDY=0，表明外部