学位论文_verilog数字钟课程设计.docVIP

课程设计报告 课程设计题目： 数字钟系统设计 学 号： 学生姓名： 专 业：通信工程 班 级： 指导教师： 2016年 1月 4日 摘要 通过modelsim软件下采用verilog语言实现数字钟系统设计，实现了以下几个方面的功能： 数字钟基本计时功能 数字钟 数字钟系统 关键词：FPGA ； 目录 1 1、 2、、课程设计的与要求 2 1、教学目的 2、教学要求 3、 三、设计方案 2 1、系统框图 2、 四、仿真与实现 3 1、 2、数字钟 3、数字钟系统 4 六、参考文献 4 七、代码 5 一、VHDL简介 硬件描述语言已经有几十年的发展历史，并且在系统的仿真、验证和设计、综合等方面得到成功的应用。目前常用的硬件描述语言有 VHDL、 Verilog HDL 、ABEL 等[2][3][4]。VHDL则起源于 20 世纪 70 年代末和 80 年代初，美国国防部提出的 VHSIC 计划，目标是为下一代集成电路的生产、实践阶段性的工艺极限和完成 10 万门级以上的电路设计而建立一种新的描述方法[5]。VHDL 的英文全称为 Very-High-Speed Integrated Circuit Hardware Description Language,是 IEEE 标准化的硬件描述语言，并且已经成为系统描述的国际公认标准，得到众多 EDA 公司的支持。 VHDL 具有很多的优点使它能够被大多数人认可，被广泛应用在逻辑电路的设计方面，并且成为了标准化的硬件描述语言，其优点如下： (1)功能强大和设计灵活。一个简洁的使用 VHDL 语言编写的程序就可以描述一个复杂的逻辑电路，因为 VHDL 拥有强大的语言结构[6]。VHDL 多层次的设计描述功能可以有效地控制设计的实现，支持设计库和可重复使用的元件生成，还支持多种设计方式，如层次化设计、模块化设计和同步、异步和随机电路设计。 (2)与具体器件无关。用 VHDL 设计硬件电路时不用先确定设计要用到哪种器件，也不用特别熟悉器件的内部结构，这样可以使设计人员专注于进行系统设计。设计完成后，可以根据消耗的资源选择合适的器件，而不造成资源的浪费。 (3)很强的移植能力。VHDL 由很多不同的工具支持，同一个设计的程序可以在包括综合工具、仿真工具、系统平台等工具中使用。 (4)强大的硬件描述能力。VHDL 可以描述系统级电路和门级电路，而且描述方式多样，可以采用行为描述、寄存器传输描述或者结构描述，也可以用其混合描述方式。同时，VHDL可以准确地建立硬件电路模型，因为它支持惯性延迟和传输延迟。VHDL 的数据类型很丰富，支持标准定义的数据类型，当标准定义的数据类型不能满足用户的需求时，用户可以自己定义的所需要的数据类型，增加了设计的自由度。 (5)语法规范，易于共享。当把用 VHDL 编写的代码文件看作是程序时，它可以作为设计人员之间的交流内容；当把它看作是文档时，可以作为签约双方的合同文本。VHDL 易于共享的特点，使得大规模的协作开发容易实现。同时，这些特点也促进了 VHDL 的发展和完善。 综上所述，VHDL 有很多其他的硬件描述语言所不具备的优点。但是，VHDL 仍然存在一些缺点，主要是 3 个方面。 (1)要求设计者对硬件电路知识甚至是芯片结构方面的知识了解较多。应该摆脱一般的高级语言程序设计思路，因为在电路世界里的事件很多是并行发生的，并且硬件电路系统内部的模块可以是互相独立的，也可以是互为因果的，所以，在用 VHDL 设计硬件电路时应摆脱一般的高级语言程序设计思路。在设计电路时，应先构思电路，然后才能描述。 (2)不能进行太抽象的系统描述。因为 EDA 工具无法综合抽象性太强的系统,故用 VHDL描述系统电路时不能太抽象。目前的 VHDL 很难综合实际的硬件电路，只能适用于系统建模。 (3)不能描述模拟电路。对于模拟电路而言，VHDL 并不是一种理想的硬件描述语言。但可以预见，未来硬件描述语言的发展方向是模拟电路和数模混合电路的描述方式。 二、课程设计的与要求 教学 《通信系统FPGA开发》是通信工程专业教学计划中的一门重要专业实践课程，通过进行《通信系统FPGA开发》课程设计的训练，使学生全面掌握FPGA开发的基本操作，巩固verilog硬件描述语言的编写，培养学生正确的设计思想，严肃认真、实事求是的科学态度和勇于探索的创新精神。注意与生产劳动相结合，重视工艺规程，促进理论联系实际