第10章 常用时序逻辑电路及其应用58406.pptVIP

9.1.2 JK触发器和D触发器 9.1.2.1 JK触发器 图9-3 主从型JK触发 a） 逻辑图 b） 逻辑符号 反映JK触发器的 和 、J、K之间的逻辑关系的 状态表，如表9-3所示。 表9-3 JK触发器的状态表 0 1 0 0 1 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Qn+1 J K Qn JK触发器的特性方程为 Qn+1 = J + CP下降沿到来后有效 9.1.2.2 D触发器 图9-4 D触发器的逻辑符号 表9-4 D触发器的状态表 0 1 0 1 Qn+1 D D触发器的特性方程为 = CP上升沿到来后有效 9.1.3 触发器功能间的相互转换 图9-5 转换示意图 转换的方法有多种，常用的一种方法为公式法 9.1.3.1 将JK触发器转换为D触发器 JK触发器的特性方程为 图9-6 JK触发器转换成D触发器的逻辑图 = J + 与JK触发器的特性方程联立求解，得 待求的D触发器的特性方程为 = D * * 第10章 常用时序逻辑电路及其应用 10.1 寄存器 10.2 计数器  2 ．集成计数器和移位寄存器的应用。  教学基本要求: 1 ．计数器、寄存器的功能及类型； 10.1 寄存器 寄存器 数码寄存器 移位寄存器 10.1.1 数码寄存器 图10-1 四位数码寄存器 10.1.2 移位寄存器 单向移位寄存器 双向移位寄存器 移位寄存器 10.1.2.1单向移位寄存器 图10-2 由D触发器组成的四位右移寄存器 图10-3 四位左移寄存器 10.1.2.2集成双向移位寄存器74LS194 图10-4 集成双向移位寄存器74LS194 同步 按数值增减趋势 加计数器 Up Counter 减计数器 Down Counter 可逆计数器 Up/Down Counter 按FF状态更新时刻 异步 --所有FF的状态同时更新，共用一个CP --所有FF的状态不同时更新，不共用一个CP 按状态变量使用的编码 二进制计数器 Binary 二-十进制计数器 BCD N进制计数器 Another 计数器的分类 10.2 计数器 10.2.1 二进制计数器 10.2.1.1 同步二进制计数器 1．电路组成 图10-5 三个JK触发器组成的同步二进制加法计数器 2．工作原理 各位JK触发器的J、K端的逻辑表达式为 图10-6 时序图 图 10-7 3位二进制加法计数器的状态转换图 10.2.1.2 异步二进制计数器 10-8 三位异步二进制加法计数器 各位JK触发器的J、K端的输入为： J0=K0=1 J1=K1=1 J2=K2=1 图10-9 工作波形图 10-10 三位异步二进制减法计数器 10.2.1.3 集成二进制计数器 图10-11 a) 161的逻辑电路图 图10-11 74161的引脚图和符号 b) 引脚图 c)符号 10.2.2 同步十进制计数器 10.2.2.1 同步十进制加法计数器 图10-12 8421BCD同步十进制加法计数器 图10-13十进制加法计数器的有效状态图和工作波形 10.2.2.2 集成十进制计数器 图10-14 集成同步十进制计数器74LS160 10.2.3 利用集成计数器构成N进制计数器 在实际应用中，如果要设计各种进制的计数器， 可以直接选用集成计数器，外加适当的电路连 接而成。 10.2.3.1 集成计数器容量的扩展 N M 的情况 ： 已有的集成计数器是M 进制，需组成的是N 进制计数器 ,一片即可. N M 的情况： 采用多片M进制计数器构成。 图10-15 ?集成计数器的级连 图10-15所示是把两片74161级联起来构成的256 进制同步加法计数器。 10.2.3.2用反馈清零法获得任意进制计数器 图10-16所示的九进制计数器,就是借助74161的异步清 零功能实现的。 图10-17所示电路是该九进制计数器的主循环状态图。 教学基本要求: 1．触发器的结构类型和功能分类及 触发器功能间的相互转换； 2 ．时序逻辑电路的特点及功能表示 方法； 3．时序逻辑电路的分析方法和设计 方法. 9.1 触发器 特点： 1. 有两个稳定状态“0”态和“1”态； 2. 能根据输入信号将触发器置成“0”或“1”态； 3. 输入信号消失后，被置成的“0”或“1”态能保存 下来，即具有记忆功能。 触发器是一种具有记忆功能的