微序列控制单元设计.pptVIP

◆ 根据分支类型和条件值，为下址多路选择器设计 出产生选择信号的逻辑。 表中列出了期望的值，它导致： S1=BT，S0=BT’∧（条件值） 5．实现微代码的顺序部分 7.3.3 用水平微代码完成设计 一、形成微操作表 考察每种状态，列出微操作。 把22种微操作合并为微代码的几个域， 然后为这些域赋值。 相对简单微序列控制器的微操作 4．产生所需的控制信号 AR←PC；AR←DR[5..0] PC←PC＋1；PC←DR[5..0] DR←M IR←DR[7..6] AC←AC＋DR；AC←AC∧DR；AC←AC＋1 ?7.2.4 用垂直微代码生成微操作 一、从垂直微代码中生成微操作的一般情况 在垂直微代码中，所有的微操作被分组到不 同的域中，使得任何状态一个域中最多只有一种 微操作是有效的，然后域中的每个微操作被赋予 一个唯一的域值。 例如：8种不同的微操作 —— 3位二进制 （从000到111之间的任何一个值） 微操作域位从微代码存储器输出到一个译码器，译码器的输出就是在水平微代码中直接产生的微操作。 二、为非常简单CPU设计垂直微代码 任务：给各种微操作分配不同的域 1. 指导性原则 (1) 对于同一状态下发生的两个不同的微操作， 将它们分配到不同的域中。每个域在一个 周期中只能输出唯一一个微操作的值，如 果两个微操作要同时出现，则它们不可能 在同一个域中。 (2) 必要的话在每个域中包括一个NOP操作 (3) 分配剩下的微操作以便充分地利用微操作的 域位。 (4) 把修改相同的寄存器的微操作组合在同一个 域中。 2. 步骤 (1) 将微操作分组 ◆ DRM和PCIN都在FETCH2状态下发生，那么 这两种微操作必须被分配到不同的域中。 则该CPU的微操作至少需要两个域，把它 标记为M1和M2。 包括NOP操作在内每个域的微操作如下： M1 M2 NOP NOP DRM PCIN （ FETCH2: DR←M，PC←PC＋1） ◆ PCIN和PCDR都能修改PC值，所以我们现在把PCDR 也加到M2中。 ◆ 把剩下的微操作任意分配给这两个域，但要注意 把那些改变同一个寄存器值的微操作放到同一个域中。 ◆ 产生如下的分配 M1 M2 NOP NOP DRM PCIN ACIN PCDR PLUS ARPC AND AIDR (2) 每个域有五种微操作，因此每个域需要3位。 (3) 对这种分配进行一些调整，减少总的位数。 ◆ AIDR：M2→M1 M2的微操作数从5变到4，而M1的从5变 到6。这时，M1仍需要3位，但是M2现在只 需要2位，微代码的宽度就减少了1位。 ◆ ARPC和PCDR ：M2→M1 M1：8种微操作，需要3位 M2：两种微操作，需要1位 总共4位（最少） 三、生成该CPU的最终微代码 四、增加硬件把这些位值转换为所代表的微操作 M1：把这个域输入到一个3-8译码器中 例如：输出2 → 微操作ARPC M2：只有1位，不需要用译码器，直接驱动PCIN。 实践视角：毫微指令 毫微存储器与毫微指令 用毫微存储器可以减少微序列控制器中存储器的 总的大小。