SPI总线常见错误.docVIP

SPI总线常见错误 1?SPR设定错误　在从器件时钟频率小于主器件时钟频率时，如果SCK的速率设得太快，将导致接收到的数据不正确（SPI接口本身难以判断收到的数据是否正确，要在软件中处理）。　整个系统的速度受三个因素影响：主器件时钟CLK主、从器件时钟CLK从和同步串行时钟SCK，其中SCK是对CLK主的分频，CLK从和CLK主是异步的。要使SCK无差错无遗漏地被从器件所检测到，从器件的时钟CLK从必须要足够快。下面以SCK设置为CLK主的4分频的波形为例，分析同步串行时钟、主时钟和从时钟之间的关系。图1主从时钟和SCK的关系　如图1所示，当T从Tsck/2，即T从＜2T主时，无论主时钟和从时钟之间的相位关系如何，在从器件CLK从的上升沿必然能够检测到SCK的低电平，即SCK＝0的范围内至少包含一个CLK从的上升沿。　图2中，当T从≥TSCK/2＝2T主时，在clk_s的两个上升沿都检测不到SCK的低电平,这样从器件就会漏掉一个SCK。在某些相位条件下，即使 CLK从侥幸能检测到SCK的低电平，也不能保证可以继续检测到下一个SCK。只要遗漏了一个SCK，就相当于串行数据漏掉了一个位，后面继续接收/发送的数据就都是错误的了。图2主从时钟和SCK的关系　根据以上的分析，SPR和主从时钟比的关系如表1所列。表1?SPR的设置和主从时钟周期比值之间的关系　在发送数据