VerìlogHDL基本语法.pptVIP

Verilog 的四种逻辑值 0、低、伪、逻辑低、地、VSS、负插入 3.11实例: 数据选择器 数据选择器的功能是:根据选择信号,决定哪路输入信号送到输出信号.输出信号不仅与输入信号有关,还与选择信号有关,数据选择器的Verilog HDL语言代码如下: module dataselector( //模块的开始 a, //输入 b, //输入 c, //输入 d, //输入 sel, //输入 en, //输入 y //输出 ); input a; input b; input c; input d; input[1:0] sel ; //两位的数据选择信号,总共有四个状态 input en; //选择器使能信号, output y; //输出结果信号, reg y ; //输出信号寄存器, always @(a or b or c or d or sel or en)//always过程块 begin //begin-end 为顺序块,语句是顺序执行的 if (1‘b1 == en) //if-else条件分支语句 begin case (sel) //case分支控制语句 2b00: y = a; //=为赋值语句,这里是把a赋给y 2b01: y = b; 2b10: y = c; 2b11: y = d; default: y = 1bz; endcase end else y = 1bz; end endmodule //整个模块结束 3.12 数据分配器 module datadistributor(datain, sel, en, a, b, c, d); input datain; input [1:0] sel; input en; output a; output b; output c; output d; reg a, b, c, d; always @(datain or en or sel) begin if (1b1 == en) begin case (sel) 2b00: a = datain; 2b01: b = datain; 2b10: c = datain; 2b11: d = datain; default: a = datain; endcase end else begin a = 1bz; b = 1bz; c = 1bz; d = 1bz; end end endmodule 3.9编译指令 Verilog语言采用了一些编译指令来实现某些特定的编译。它们主要有：定义宏(`define、 `undef)、条件编译指令(`ifdef、`else、`endif)、文件包含(`include)、时间单位和精度定义(`timescale)等等。 在每个模块前面加一个`timescale编译指令，可以确保在仿真时候延时信息按照timescale所制定的时间单位和精度进行编译，直到遇到下一个`timescale或者`resetall指令为止。 `timescale的格式： `timescale 1ns/100ps 表示时延单位为1ns，精度为100ps 。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. `define表示定义宏。是一个全局变量，可以被多个文件采用，直到运到`undef为止。 例 3–12 采用`define定义一个总线宽度为8的总线 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspo