实验三-Quartus的基本使用.ppt

实验三、Quartus软件的使用 实验目的 熟悉FPGA开发的基本流程 掌握数字集成软件Quartus II工具的流程和使用，使用软件进行简单的逻辑电路的设计 FPGA开发的基本流程 设计思想：设计思想总是比设计语言重要，一个good idea总是可以把语言用的很灵活 设计输入：考察数字电路功底和verilog语法基础 仿真：保证设计功能正确 综合：将高层设计转换为特定FPGA芯片中Primitives的网表 适配：FPGA适配器对Primitives布局布线 配置器件：…… 使用工具 复杂的系统设计离不开工具的支持，工具的选择也很重要，选择器件时需要考虑 Altera： QuartusII+SOPCBuilder+Nios/Excalibur_arm922T+DSP Builder+SignalTap II Xilinx： ISE+EDK+MicroBlaze/PowerPC405+ Sysgen/AccelDSP+ChipScope 学习工具 help file(内容不多，几十页，英文大体都能看懂)、官网教程(用到时查看) Google—良师益友 //两个不错的论坛 / 电子顶级开发网论坛 /嵌入式系统与集成电路设计实验室论坛 实验室软件环境 实验室安装Quartus II 9.1版本 桌面-EDA tools-Quartus II 9.1或开始-程序-Altera-Quartus II 9.1 //服务器上提供软件下载，内网(实验室)，eda目录下设91版本和10.1版本，目前仅使用到quartus_window.exe 外网(学校范围内) 建立工程，选择File-New Project Wizard 添加设计文件，如.v文件、.vhdl文件、.bdf文件等，可以暂不添加， 实验设备选择Cyclone系里的EP1C6Q240C8， EP1C6Q240C8命名 前缀（标识器件类型、类别）+封装+管脚+温度范围+速度等级+后缀（特别说明） EP：configuration设备 EP 1C6 Q 240 C 8 cyclone设备，容量标识6，PQFP封装，240管脚，商用温度等级(0-85度)，速度等级8 第三方综合、仿真、时序分析软件的选择，这里暂时默认为none即可 工程报告 设计输入 原理图设计输入、文本输入、层次化设计、状态图输入 File-New 原理图输入 选择File-New，选择Block Diagram/Schematic File单击ok， 双击原理图编辑器的空白处，弹出元器件库的选择对话框， 半加器的逻辑表达式 S = A ~^ B CO = A B primitives中 buffer:缓冲器 logic:逻辑电路 other:电源和地信号 pin:引脚 storage:触发器 选择逻辑门，设计半加器电路并保存为half_adder.bdf 选择File-Create/Update-Create Symbol File For Current File生成half_adder.bsf块符号文件，以供其他设计调用(一般保存在Project中) 选择File-Create/Update-Create HDL Design File For Current File生成half_adder.v文本文件， 文本输入 选择File-Verilog HDL File，设计半加器电路并保存为half_adder2.v(文件名一定要和模块名称一样，否则编译的时候找不到实例模块) 通过对1位半加器的例化实现1位全加器的设计 按照前面的方法生成1位全加器的方框符号图 层次化设计输入 将设计分成多个模块，自顶向下或者自底向上进行设计 利用前面设计的1位全加器设计4位全加器 选择File-New-Block Diagram/Schematic File，在Project中添加4个full_adder模块，如下图所示 //连线和总线bus的区别 //输入端X[0..3]、Y[0..3]，两个点 仿真、验证 仿真工具： Altera的quartus、Xilinx的ISE都自带有仿真工具 //不建议用自带的仿真工具 第三方软件 modelsim：很不错的一个第三方软件，适合本科生阶段的学生使用，后面的课再讲 verdi：SpringSoftNovas的套件，与主流仿真工具配合，通过PLI接口，为主流仿真工具增加新的“系统任务” VCS： //verdi和VCS不要求掌握，深入研究时自学 …… 关键是testbench的设计 三种方式： 1、简单测试 2、自测试 3、带测试向量文件读取的测试 testbench的结构 如