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《数字电子钟》课程 设计报告 院 系 电子工程 专 业 系统工程 学生姓名 许宇涌 学 号 20092325016 指导教师 张群 二Ｏ一一年 6 月 15 日 实验目的 、了解计时器主体电路的组成及工作原理。 、熟悉采用异步时序电路设计方法实现课题要求。 、熟悉集成电路及有关电子元器件的使用。 简要说明 数字钟电路是一块独立构成的时钟集成电路专用芯片。它集成了计数器、比较器、振荡器、译码器和驱动器等电路，能直接驱动显示时、分、秒、日、月，具有定时、报警等多种功能，被广泛应用于自动化控制、智能化仪表等领域。 数字电子钟的电路组成方框图如下图所示。 数字电子钟由石英晶体振荡器和分频器组成的秒脉冲发生器，校时电路，六十进制秒、分计数器及24进制计时器，以及秒、分、时的译码显示部分等组成。 3、设计要求 （1）、根据数字电子钟得方框图和指定器件，完成数字电子钟主体电路设计及调试。 （2）、设计1台能直接显示“时”、“分”、“秒”、“日”十进制数字的石英数字电路。秒、分为00~59六十进制计时器，以24h为一天。周显示用七进制计时器。当计数器运行到23h59min59s时，秒个位计数器再接收一个秒脉冲信号后，计数器自动显示为00h00min00s。 （3）、走时精度要求每天误差小于1s，任何时候可对数字钟进行校准。 （4）、在实验板上安装、调试出课题所要求的计时器。 （5）、画出逻辑电路图、时序图，并写出设计报告。 4、数字电子钟基本原理 对照上方框图,根据设计任务和要求,完成部分模块化设计如下: 秒脉冲发生器设计 石英晶体振荡器的作用是产生一个标准频率信号，然后再由分频器分成时间秒脉冲，振荡器振荡的进度与稳定度，决定计时器的精度和质量。 2、计数器设计 秒、分、时、日分别为 60 、 60 、 24 和 7 进制计数器。秒、分均为六十进制 , 即显示 00—59 秒，它们的个位为十进制，十位为六进制。时为二十四进制计数器 ,显示为 00—23, 个位仍为十进制，但当十进位计到 2,而个位计到4时清零，就为二十四进制了。这种计数器的设计可采用异步反馈置零法， 先按二进制计数级联起来构成计数器，当计数状态达到所需的模值后，经门电路译码、反馈，产生“复位”脉冲将计数器清零，然后重新开始进行下一循环。周的显示为“日、1、2、3、4、5、6”，所以设计成七进制计数器。 （1）、60 进制计数 秒计数器由秒个位计数器 JSl 和秒十位计数器 JS2 组成。 JSl 组成十进制计数，JS2 组成六进制计数。十进制计数用反馈归零法设计，用 CD4510( 四位十进制计数器)来设计。六进制计数的反馈方法是当 CP 输入第六个脉冲时， 输出状态“Q3Q2QlQ0=0110”，用与门将Q2Ql 取出，送到计数器 CR 清零端，使计数器归零，从而实现六进制计数。 如果采用 CD4516( 四位二进制计数器 ) 来设计60 进制计数器，那么必须考虑个位十进制计数的清零，请同学们自己考虑。 （2）、24 进制计数 当个位计数状态为“Q3Q2QlQ0=0100”十位计数状态为“Q3Q2QlQ0=0010” 时 , 即 24 时，通过把个位 Q2，十位Q1相与后的信号送到个位、十位清零端CR,使计数器复零，从而实现24进制计数。 、7进制计数器。 一周为7天，可根据译码显示器状态表设计电路，根据60进制电路和24进制电路设计思路进行设计。 （4）、译码和显示电路 译码是把给定的代码进行翻译，变成相应的状态。用来驱动 LED 七段码的译码器，常用的是 CD4511(CC45l1)，它是四位线七段码（带驱动）的中规模集成电路。 CD4511 管脚图查有关资料。 （5）、校正电路 图 2-6 所示的校时电路由 CMOS 电路和四只开关 (Kl—K4) 组成，分别实现对日、时、分、秒的校准。开关选择有“正常”和“校时”两挡。校“日”、 “时”、“分”的原理比较简单，当开关打在“校时”状态，秒脉冲时进入个位计数器，实现校对功能。校“秒”时，送入2Hz（0.5s）信号，可方便快速校对。图中与非门电路可采用 CD401l 实现。 图2-6 校正电路 数字电子钟工作原理 数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒