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设计同步二进制加法计数器 陈道会 0904013007 计本3 题目：设计同步二进制加法计数器 关键字：J-K触发器， CP脉冲,，计数器，电路图，波形图，相应的逻辑功能。 引言: 计数器是最常用而又典型的时序逻辑电路，其分析方法即为一般时序逻辑电路的分析方法，常用计数器有多种类型。那么如何用j-k触发器来设计一个同步二进制加法计数器呢？ 摘要： 二进制计数器，异步二进制加法计数器，同步二进制加法计数器，都是计数器的一种，由二进制计数器可知，二进制计数器能按二进制的规律累计脉冲的数目，也是构成其它进制计数器的基础。一个触发器可以表示l位二进制数，表示n位二进制数就得用n个触发器。根据二进制计数器就可以设计出一个二进制加法计数器，设计过程如下所示。 正文： J-K触发器是同步二进制加法器实现的主要触发器，主从J-K触发器，简称J—K触发器。其逻辑符号如图1所示。时钟C端加小圆圈，表示C脉冲下降沿触发翻转。状态表如表2所示。 当输入JK=00时——不管触发器原来处于何种状态，控制门的输出均为1，触发器的状态保持不变； JK=10(或01)——若原状态处于0状态，则控制门输出均为1（或0,1），触发器保持0（1）状态不变，若原状态处于1状态，则输出分别为0,1（1），触发器状态置成0（1），即触发器一定为0（1）状态；