使用VHDL設計—4位元減法器.ppt

使用VHDL設計—4位元減法器 通訊一甲 楊穎穆 目錄 目的 設計原理 程式 實驗結果 參考資料 目的 1. 使用VHDL設計一個4位元減法器電路 此電路有A與B輸入各4位元 前一進位Ci 輸出有差S與借位Cy 2. 將電路加以模擬 3. 將程式燒錄到IC執行 4. 將以上原理撰寫成PPT格式報告交出 5. 將以上原理與操作過程講述一便並錄製成影音檔交出 設計原理 主要由四個全加器(FA)所組成。 程式 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity sub is --電路內部要做的電路名稱 port( --接腳 a,b : in std_logic_vector(3 downto 0); --輸入腳a,b,且內部各有四個位元數 ci : in std_logic;