电磁兼容技术分解.ppt

骚扰的频谱分析 阻抗匹配 Trace 長度 trace之長度等於或接近信號的四分之波長之奇次倍,此阻抗會是非常的高,形成天線產生RF輻射 CLOCK 電路設計 一、所有的零組件和CLKT GEN都必須非常靠近。 且在CLK Termination 電阻之後,都要緊接著預留 1個濾波電容,形成RC NETWORK  二、Via 和via 之間不可太過於靠近。 三、儘量不要切割clock power層 四、CLK GEN的PCI、SIO、LAN、USB……等等CLK的PIN腳輸出都要預留電阻和電容。 五、CLK GEN的Chip 擺設的方向要特別的注意，並要考慮清楚。 六、所有相關的CLK走線，應該優先考慮，Layout的佈線最好先行規劃好或將CLK的走線先走完。 七、位於Component Side的XTAL(14.318MHz)位置上，要鋪和XTAL相同大小的Solid Plane，並且要使用裸銅處理．使XTAL的金屬外殼能焊接地CG_GND Plane上面。 CLOCK走線  一、CLK走線的部份必須要儘可能的不跨moat 二、CLK線避免和其它的I/O 線路並排行走或太過於靠近 三、CLK走線儘量少打via hold或穿層 四、所有的走線不要走板邊。 五、所有的CLK走線或電源的走線不要繞整個板子一大圈，甚至佔據一大半以上的面