TMS320C6000系列DSPs簡介.ppt

TMS320C6000系列DSPs简介 使用DSPs的必要性 实时DSP系统的构成 DSPs针对DSP算法的结构特点 衡量DSPs性能的一些常用指标 TMS320C6000系列概况 C6000的总体结构 C6000的CPU结构特点 C6000的片内集成外设 使用DSPs的必要性 (1) 数字信号处理器(DSPs)主要用于信号处理系统及通讯系统。 (2)为了提高信号处理的质量，人们开始采用复杂的处理手段。如ESPRIT算法、基于ARMA模型的功率谱估计、非平稳信号分析等。这些处理手段所涉及的运算量日益变大。 (3)信号处理系统及通讯系统对于实时性的要求日益提高。 (4)DSPs结构针对DSP算法的特点进行了一系列优化，使其处理速度和性能得到了较大的提高。如DSPs完成FFT算法的速度比通用微处理器快2~3个数量级。 基于以上几点原因，DSPs得到了日益广泛的应用。 实时DSP系统的构成 控制处理器完成对整个子系统的控制。 DSPs实现实时信号处理算法。 数据传输网完成各模块间的高速数据传输。 存储器支持数据存储。 输入/输出接口用于输入/输出数据的缓冲。 DSPs针对DSP算法的结构特点 硬件乘法器 在DSP算法中，最常见的运算是乘累加运算。用通用处理器程序实现乘法操作往往占用很多周期。因此在DSPs中用硬件乘法器完成乘法运算，并且多数DSPs还支持在一个周期内完成一次乘法和一次加法。硬件乘法器是DSPs区别于通用处理器的重要区别。 多功能单元 为了进一步提高速度，在CPU中设置了多个可并行操作的功能单元。如C6000系列中就有L1(2)、S1(2)、M1(2)、D1(2)等八个功能单元，从而在一个周期内最多可并行执行8条32位指令。 总线结构 多数通用处理器采用冯-诺依曼总线结构，由于程序和数据空间统一，取指和取数据必须分别进行。DSPs采取了程序总线和数据总线独立的哈佛总线结构，这样取指和取数据可同时进行从而节省了时间。有的DSPs甚至采用多套数据总线的修正哈佛总线结构。 专用寻址单元。 DSP算法通常需要频繁地进行数据存取，因此计算地址要占用相当的时间。DSPs具有专用的计算地址的单元－－地址产生器，它与ALU并行工作，不再额外占用CPU时间。 片内存储器 为了缓解芯片外部总线接口压力及避免总线竞争及速度不匹配等问题。DSPs一般还集成了片内程序存储器及数据RAM。 流水处理 流水技术和多功能单元都是提高DSPs程序执行效率的重要手段。 衡量DSPs性能的一些常用指标 MFOLPS 百万次浮点操作/秒，这是浮点DSPs处理性能的重要指标。浮点操作包括浮点数的加法、乘法、减法存取等。TMS320C67xx能达到1GFLOPS(峰值)。 MOPS 百万次操作/秒，可用于衡量DSPs综合性能。在200M时钟下，TMS320C6201能达2400MOPS(峰值)。 MIPS 百万条指令/秒，在300M时钟下， TMS320C6203能达到2400MOPS(峰值)。 MBPS 百万位/秒，用于衡量DSPs总线或I/O口的数据吞吐率。若总线时钟位200M，则TMS320C6000的32位数据总线吞吐率为6400MBPS。 TMS320C6000系列概况 C6000是TI公司推出的，定点浮点兼容的DSPs芯片系列。 定点系列是TMS320C62xx，目前有C6201、 C6202、 C6203、 C6204、 C6205 和C6211。支持32位和40位定点数据。 浮点系列是MS320C67xx，目前有C6701和C6711两种。支持32位单精度数据和64位双精度数据。 C6000的总体结构 C6000的结构框图如下 C6000系列DSPs的CPU具有两个数据处理通道， 通道A包括功能单元L1、M1、S1、D1及由16个32位寄存器A0~A15组成的寄存器堆。 通道B包括功能单元L2、M2、S2、D2及由16个32位寄存器B0~B15组成的寄存器堆。 C6000系列DSPs单指令字长32bit，每个指令包由8条指令组成，CPU可将同一指令包的8条指令同时送到8个功能单元，进行并行处理。 C6000系列DSPs采用甚长指令字(Very Long Instruction Word，VLIW)结构。 在VLIW结构中，8个功能是并发工作的，并且共享寄存器堆。用短指令字(32位)编写的程序由TI公司提供的编译器CCS(C Compiler Studio)压缩成VLIW指令字。不同字段的操作码分别送给8个功能单元进行并行处理。由于在代码压缩时就决定了指令的并行性，所以代码 在VL