Xilinx嵌入式雙核Cortex-A9AllProgrammable平臺設計指南（上）.ppt

* I/O速率限制 带有到I/O高比例的操作功能 数据率不是一个限制因素。 带有到I/O低比例的操作功能， 数据流将限制可获得的最高性能。 注：一个关键点是，处理的速度不能超过数据在功能单元来回的传输速度。 设计PL加速器--设计PL加速限制 * 举例： 假设从DDR读取12字节的输入数据，将4字节的结果写回到DDR中。32位，1066Gb/s和75%利用率的DDR3，被限制到大约3.2GB/s。 如果每个操作要求16个字节，则数据流限制性能到3200/16或者200M功能/s。 设计PL加速器--设计PL加速限制 * 注意：这是独立于功能的复杂度的。 甚至一个3输入的加法器被DDR带宽限制到200M操作/s，不可能比一个ARM A9 CPU更快。 然而，如果有成千的操作组成的功能，能并行或者流水方式的处理，则PL经常能达到10-100x的加速比。 设计PL加速器--设计PL加速限制 * 资源限制 当达到很高潜在的加速比，PL内的逻辑的数量限制了可以达到的加速比。 例如，要求100个DSP的应用能实现24x的加速，如果只有50个DSP，则加速比被限制到12x。 设计PL加速器--设计PL加速限制 * 延迟限制 情况一：假设PL能高效地处理，而没有ARM处理器的干预。 条件： PL实现预先确定的算法，数据流使用预先分配的缓冲区，数据没有驻留在高速缓存。 结果： 没有延迟。 设计PL加速器--设计PL加速限制 * 情况二：处理器为PL加速器创建数据，在PL能开始处理数据前，要求额外的CPU任务。 条件： CPU可能需要分配缓冲区，将物理缓冲区地址传递到PL，或者刷新从高速缓存到DDR或者OCM的数据，或者给PL发信号开始处理。 结果： 增加了总共的处理延迟。 设计PL加速器--设计PL加速限制 * 如果这些延迟是非常明显的，也会降低潜在的加速比。 典型的，需要花费100-200个时钟用于ARM处理器写一些数据字到PL中。 通常地，CPU到PL的调用延迟不会显著的影响处理大于4KB数据的应用。 设计PL加速器--设计PL加速限制 * PL实现一个功能，使用较短的、低电容性的本地连接，在一个本地汇编行的方式中，数据从一个操作单元传输到另一个传输单元。 比起在ARM A9应用处理器内执行，PL能在较低能量开销的情况下，用来实现个别的功能，每个操作要求较少的能量。 Zynq平台设计方法学--降低功耗 * 1. 这些在处理器上实现的功能要求从本地缓存或者外部存储器中取出指令和数据，将结果写回到寄存器，或者存储器系统，这需要通过一个较长的、较高容性的接口； 2. 当功能要求将数据保存到存储器中时，使用BRAM比使用处理器高速缓存，可以降低功耗。 说明 Zynq平台设计方法学--降低功耗 * 操作 PL资源 ARM A9资源 ARMA9能量/OP （微微焦耳或 mW/GOP/秒) PL能量/OP （微微焦耳或 mW/GOP/秒) 两变量逻辑操作 LUT/FF ALU 1.3 32位加 LUT/FF ALU 1.3 16x16乘 DSP ALU 8.0 32位读/写寄存器 LUTRAM L1 1.4 32位读/写AXI寄存器 LUT/FF AXI 30 32位读/写本地RAM BRAM L2 23.7/17.2 32位读/写 OCM AXI/OCM CPU/OCM 44 32位读/写DDR3 AXI/DDR CPU/DDR 541/211 对于普通操作的能量开销的估计 Zynq平台设计方法学--降低功耗 * 软件通过AHB互联访问从四-SPI和SMC外设。 通过APB总线访问GPIO、SPI、CAN、UART和I2C从控制器。 除了SDIO控制器（每个有两个AHB接口）外，可以通过APB互联访问所有的控制和状态寄存器。 这个设计是为了在每个控制器接口所需要的带宽之间进行权衡。 　 注：在互连端，USB以太网和SDIO外设连接到中央互联，用于为6个DMA通道进行服务。 Zynq信号、接口和引脚 --MIO-EMIO连接 * 　 通常，每个引脚被分配一个功能。 注：但是下面要讨论一些例外的情况。当使用EMIO作为连接的另一个选择时，确信最大的时钟频率将降低。 Zynq信号、接口和引脚 --MIO引脚分配考虑因素 * 　　 接口频率 Zynq-7000数据手册给出了通过