00_04DSP芯片结构和CPU外围电路分解.ppt

第二章 DSP芯片结构和CPU外围电路 讲课内容： 1）TMS320C55x处理器的特点 2）TMS320C55x处理器的CPU结构 3）TMS320C55x处理器的CPU外围电路 2.1 DSP芯片结构 第二章 DSP芯片结构和CPU外围电路 第二章 DSP芯片结构和CPU外围电路 2.1 DSP芯片结构 2.1.1 TMS320C55x处理器的特点 采用改进的哈佛结构。1条读程序数据总线(PB)，5条数据总线(BB,CB,DB,EB,FB)，和他们对应的6条地址总线(PAB,BAB,CAB, DAB,EAB,FAB) 40位和16位的算术逻辑单元(ALU)各1个, 1个40位的移位器 4个40位的累加器(AC0,AC1,AC2,AC3)和(T0,T1,T2,T3) 17×17比特的硬件乘法器和一个40比特专用加法器的组合(MAC) 比较、选择和存储单元 数据地址产生单元(DAGEN)和程序地址产生单元(PAGEN) 数据空间和和程序空间为同一物理空间，采用统一编址 第二章 DSP芯片结构和CPU外围电路 2.1.2 TMS320C55x CPU CPU有4个功能单元：指令缓冲单元(I单元)，程序流程单元(P单元) ，地址数据流程单元(A单元)和数据计算单元(D单元) CPU结构示意图 第二章 DSP芯片结构和CPU外围电路 A单元16位ALU的功能 能接收I单元数据，又能够和存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行数据交换，完成算术、逻辑、位操作、移位、测试、旋转等操作。A单元包括的寄存器有下列4种类型： 1)数据页寄存器(Data Page Register)：DPH、DP、（接口数据页）PDP 2)指针寄存器(Pointers)：CDPH、CDP—系数数据、SPH、SP、SSP—栈、XAR0~XAR7—辅助 3)循环缓冲寄存器(Circular Buffer Registers)：BK03、 BK47、BKC—大小，BSA01、 BSA23、BSA45、BSA67、 BSAC—起始地址 4)临时寄存器(Temporary Registers)：T0~T3 第二章 DSP芯片结构和CPU外围电路 4、数据计算单元(D Unit) D单元包括了CPU的主要计算部件，能够完成高效的计算功能。 组成：移位器、40比特算术逻辑ALU电路、两个乘累加器(MAC)和若干寄存器组构成。 移位器 D单元移位器能够接收来自I单元的立即数，与存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行双向通信。此外，还向D单元的ALU和A单元的ALU提供移位后的数据。 数据计算单元结构图 第二章 DSP芯片结构和CPU外围电路 2.1.3 CPU外围电路：除CPU以外的一些功能单元和外部接口。 时钟发生器(Clock) 定时器(Timer) 多通道缓冲串口(McBSP) 主机接口(EHPI) 外部存储器接口(EMIF) 通用输入/输出口(GPIO) 片内存储区(Momery) DMA控制器 高速指令缓冲存储器 (Instruction cache) 第二章 DSP芯片结构和CPU外围电路 2.2时钟发生器 1、工作模式 (1) 功能 将输入时钟CLKIN变为CPU及外围电路所需要的工作时钟。 通过时钟输出脚CLKOUT输出，供其它器件使用。 (2) 组成 时钟发生器由一个数字锁相环(DPLL)和一个模式控制寄存器(CLKMD)组成。 第二章 DSP芯片结构和CPU外围电路 (3) 两种工作模式(模式控制寄存器标志位的定义) 若PLL_ENABLE＝0，DPLL工作于旁路(BYPASS)模式。 若PLL_ENABLE＝1，DPLL工作于锁定(LOCK)模式。 旁路模式中：DPLL只对输入时钟CLKIN作简单的分频，分频次数由BYPASS_DIV字段确定。 若BYPASS_DIV＝00，为一分频，即CLKOUT等于CLKIN。 若BYPASS_DIV＝01，为二分频，即CLKOUT等于CLKIN的一半。 若BYPASS_DIV＝1x，为四分频，即CLKOUT等于CLKIN的四分之一。 第二章 DSP芯片结构和CPU外围电路 锁定模式中 DPLL锁相环对输入时钟CKLIN进行跟踪锁定，可得到如下输出的时钟频率： PLL_MULT：锁定模式下的倍频次数，取值0到31 PLL_DIV： 锁定模式下的分频次数，取值0到3。 5比特 2比特 第二章 DSP芯片结构和CPU外围电路 4、使用方法 (1) DSP复位对时钟发生器的影响 在DSP复位期间和复位后，DPLL工作于旁