语法总复习综述.pptVIP

Verilog HDL 复习 可综合问题 If-case缺省项对综合的影响 If-case优化问题 高性能编码问题 FSM 存储器建模 综合问题 虽然Verilog提供了大量的语法可以很方便地对电路系统进行各个层次的建模，但是能够综合成实际电路的只是其中的一个子集 如果只是作算法验证，可以不考虑可综合设计的问题，但是如果目标是获得可工作的电路，必须依照可综合的语法规范来设计 不同的综合器支持的可综合子集可能略有不同 Verilog可综合的语法 Verilog HDL Synthesis ——J.Bhasker ArchSyn synthesis system v14.0 综合工具一般不支持下面的 Verilog 结构： 可综合设计的基本原则：你的每一行代码都必须具有电路的意义，能够映射成实际的电路结构；综合器没有你聪明，所以当你不知道你写的代码对应的是什么电路的时候往往综合器也不知道 可综合代码风格 if语句和case语句的编码风格 if语句和case语句中晚到达信号的处理 高性能编码技术 其它问题 高性能编码 不要引入不必要的latch 条件分支不完全的条件语句（if和case语句）将会产生锁存器 其他问题 敏感表要完整 非结构化的for语句 可综合设计——设计准则1 将硬件的行为为指标以合理的方式映射为一些进程。 对于每个进程完成的操作，尽量选择最有效的算法。