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钟控RS触发器的触发方式如何？你能根据电路图说出在CP=0期间触发器为何状态不变的道理吗？ 钟控RS触发器两个输入端的有效态和两个与非门构成的基本RS触发器的有效态相同吗？区别在哪里？ 何谓“空翻”？造成“空翻”的原因是什么？“空翻”和“不定”状态有何区别？如何有效地解决“空翻”问题？ 钟控RS触发器中的RD和SD在电路中起何作用？触发器正常工作时它们应如何处理？ 4.3 主从型JK触发器 主从JK触发器是目前功能最完善、使用较灵活和通用性较强的一种触发器。 4.3.1 主从JK触发器的结构组成 K J CP Q1 Q1 门6 门5 门7 门8 RD SD RD SD 门2 门1 门3 门4 Q Q 1 图中门1~门4构成主触发器，输入通过一个非门和CP控制端相连。 门5~门8构成从触发器，从触 发器直接与CP控制端相连。 主触发器Q端与门7的一个输入 相连，Q端和门8的一个输入端 相连，构成两条反馈线。 主触发器 从触发器 4.3.2 JK触发器的工作原理 K J CP Q1 Q1 门6 门5 门7 门8 RD SD RD SD 门2 门1 门3 门4 Q Q 1 CP=1期间： 1 1 1 1 1 1 1 0 1 0 0 0 1 0 主触发器因CP=0被封锁，输 出状态保持不变。 从触发器由于CP=1被触发， 其输出次态Q1n+1随着JK输入端 的变化而改变。 设输出现态Q=1、J=1，K=0 门8 有0出1 0 门6 有0出1 1 1 门5 全1出0 0 从触发器把CP=1时的状 态记忆下来，在CP下跳 沿到来时作为输入状态送 入主触发器中。 1 K J CP Q1 Q1 门6 门5 门7 门8 RD SD RD SD 门2 门1 门3 门4 Q Q 1 CP下跳沿到来时： 1 1 1 1 1 1 1 0 1 0 0 1 0 从触发器因CP=0被封锁，输 出状态保持不变。 主触发器由于CP=1被触 发，其输出次态Qn+1随着 输入端的变化而改变。 门2 有0出1 门1 全1出0 1 门3 有0出1 0 显然JK触发器在CP下跳沿 到来时输出状态发生改变， 且此状态一直保持到下一个 时钟脉冲下跳沿的到来。 2 1 0 0 1 为什么在CP=0期间输出状态不变？ 主从型JK触发器的逻辑功能 显然边沿触发的主从型JK触发器有效地抑制了“空翻”现 象。在时钟脉冲CP下降沿到来时，其输出、输入端子之间 的对应关系为： ①J＝0，K＝0时，触发器无论现态如何，次态Qn+1＝Qn， 保持功能； ②当J＝1，K＝0时，无论触发器现态如何，次态Qn+1＝1， 置1功能； ③当J＝0，K＝1时，无论触发器现态如何，次态Qn+1＝0； 置0功能； ④当J＝1，K＝1时，无论触发器现态如何，次态Qn+1＝ Qn 翻转功能。 结论：JK不同时，输出次态总是随着J的变化而变化；JK均 为0时，输出保持不变；JK均为1时，输出发生翻转。 4.3.3 JK触发器的动作特点 ① 主从型JK触发器在CP为“1”期间，主触发器接收输入信号且被记忆下来，而从触发器被封锁不能动作；当CP下降沿到来时，从触发器被解除封锁，接收主触发器在CP为1期间记忆下来的状态作为控制信号，使从触发器的输出状态按照主触发器的状态发生变化；之后，由于主触发器在CP＝0期间被封锁状态不再发生变化，因此，从触发器也就保持了CP下降沿到来时的状态不再发生变化。即主从型JK触发器的输出状态变化发生在CP脉冲的下降沿。 ② 主触发器本身是一个钟控的RS触发器，因此在CP＝1的全部期间都受输入信号的控制，即存在“空翻”现象。但是，只有下降沿到来前的主触发器状态，才是改变从触发器状态的控制信号，而下降沿到达时刻的主触发器状态不一定是从触发器的控制信号。 4.3.4 JK触发器逻辑功能的描述 (1)特征方程 11，10 (2) 状态图 0 1 触发器的“0”态 触发器的“1”态 01，11 00 01 00 10 S R C1 1K 1J RD SD CP K J Q Q JK触发器 电路图符号 此符号表示 边沿触发 加圈表示 下降沿触发 (3)JK触发器功能真值表 翻转 0 1 1 1 ↓ 翻转 1 0 1 ↓ 置“1” 1 1 1 0 ↓ 置“1” 1 0 0 ↓ 置“0” 0 1 0 1 ↓ 置“0” 0 0 0 1 ↓ 保持 1 1 0 0 ↓ 保持 0 0 0 0 ↓ 功能 Qn+1 Qn J K CP 置1 置0 翻转 保持 (4)JK触发器时序波形图 归纳JK触发器的特点： ①边