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Verilog：整数常数和实数常数 例子 条件操作符 条件操作符根据条件表达式的值选择相应的表达式，形式如下: 条件表达式?表达式1:表达式2； 其执行过程是首先对条件表达式进行判断，如果其为真（即值为1），选择表达式1，否则选择表达式2。 条件操作符例子：总线选择电路 module sel4_1(bus_a,bus_b,bus_c,bus_d,sel, dout); input [3:0] bus_a; input [3:0] bus_b; input [3:0] bus_c; input [3:0] bus_d; input [1:0] sel; output [3:0] dout; assign dout= (sel==2’b00)?bus_a: sel==2’b01 ? bus_b: sel==2’b10 ? bus_c:bus_d; Endmodule 这里首先判断（sel==2’b00）是否成立， 如果成立那么dout就等于bus_a； 否则判断（sel==2’b01）是否成立， 如果成立那么dout就等于bus_b，依次类推。 操作符的优先级 ！（逻辑非）、~（按位取反） *（乘法）、/（除法）、%（取模或求余） +（加法）、-（减法） （向左移位）、（向右移位） = =（逻辑相等）、!=（逻辑不等）、===（全等）、!==（非全等） （按位与） ^（按位异或）、^~（按位异或非） |（按位或） （逻辑与） ||（逻辑或） ?:（条件操作符） 优先级别 高优先级 低优先级 并位操作的例子 Verilog中的并位操作符可以把两个或多个信号的某些位拼接起来后作为一个整体进行运算操作。并位操作符为“{}”。 例子： … wire [15:0] data; reg [9:0] addr; wire csn, ale,wen; wire [18:0] interface; assign interface={data[7:0],addr[7:0],csn,ale,wen}; … 加法指令举例（32位RTL模块） //vector add unsigned word modulo module vadduwm( vra, vrb, vrt, ); input [31 : 0] vra; input [31 : 0] vrb; output [31 : 0] vrt; wire [31 : 0] vrt; assign vrt = vra + vrb; endmodule //vector add signed word saturate module vaddsws( vra, vrb, vrt, sat ); input [31 : 0] vra; input [31 : 0] vrb; output [31 : 0] vrt; output sat; wire [31 : 0] sum; wire co; wire [31 : 0] vrt; wire sat; assign {co,sum} = vra + vrb; assign {sat, vrt[31 : 0]} = （co == 1‘b1 ）? {1b1, 32hffff_ffff} : {1b0, sum}; endmodule 注：数据准备时（如编译器在编译汇编指令时），如果是负数，将转为补码。 计算时，不再考虑是否是负数。结果也是补码。 只有当应用需要时，才判断是正数还是负数，并作相应处理。 vaddsbs指令实现例子 8 bit x 16 element = 128 bit vaddsbs指令举例（一个32位RTL模块） //vector add signed byte saturate module vaddsbs( vra，vrb, vrt, sat ); input [31