EDA课程设计说明书正文.docVIP

目录 1.前言 1 2.总体方案设计 2 2.1 需求分析 2 2.1.1单片机设计 2 2.1.2 EDA技术设计 2 2.2 方案论证 3 2.2.1单片机总体设计方框图设计及分析 3 2.2.2 EDA技术设计 3 2.3 方案选择 4 3单元模块设计 5 3.1设计思路 5 3.1.1卡的插入模拟? 5 3.1.2设计三种电话种类? 5 3.1.3告警系统? 5 3.1.4 计费系统示意图 5 3.2 各单元模块功能介绍及电路设计 5 4软件设计 7 4.1 FPGA概述 7 4.2设计方法 7 4.2.1计时方式? 7 4.2.2计费系统? 7 4.2.3话费刷新? 7 4.2.4 设置计时变量? 7 4.2.5程序流程图? 8 4.2.6 模块的源程序? 10 4.3 画出主要软件设计流程框图 10 5系统调试 11 5.1硬件调试 11 5.2 软件调试 11 6结论 12 7总结与体会 13 8谢辞 14 9参考文献 15 附录一： 16 1.前言 EDA使用户在无需实际芯片、电路板和仪器仪表的情况下进行电路设计和分析；采用在系统编程技术，在现场对系统进行逻辑重构和升级，实现硬件设计软件化。EDA技术以可编程逻辑器件FPGA和CPLD及其开发系统为硬件平台，以EDA开发软件如Quartus Ⅱ为开发工具，基于逻辑功能模块的层次化设计方法设计数字系统。Quartus Ⅱ设计可采用原理图、硬件描述语言(VHDL)等多种输入方式，并支持这些文件的任意混合设计。对于不同层次，可采用不同的输入方式进行设计。由于VHDL擅长描述模块的逻辑功能，所以在对底层模块设计中，常采用VHDL进行描述，而原理图则擅长描述模块间的连接关系，故在顶层设计中，常采用原理图输入方法。模拟IC卡电话计费器通常以单片机为核心进行设计，本文以为它例介绍基于EDA技术的数字系统混合设计方法。 本次设计尝试用Verilog实现，进行了多层次的及软件调试仿真验证，分析时序以保证设计的正确性。 本次设计尝试用Verilog实现，进行了多层次的及软件调试仿真验证，分析时序以保证设计的正确性。 本设计用Verilog语言描述，个模块，采用文本编辑法，利用VerilogHDL语言描述，代码如附件用Verilog硬件描述语言的形式进行数字系统的设计方便灵活，利Quartus II软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误。降低了开发成本，这中设计方法必将在未来的数字系统设计中发挥越来越重的作用。本设计的系统，本设计采用的正式FPGA来控制的逻辑运行，具有编程灵活，性能可靠等优点，而且FPGA在去电后配置数据自动消失，用户可以控制加载进程，在现场修改器件的逻辑功能。在设计过程中我们首先把整个设计根据功能分成若干个功能模块，然后理清各个模块的时序，以便将各个功能模块综合在一起,能够公用总线，使其能正常工作不受干扰，FPGA在实现方面比较灵活，可以通过对程序的修改来达到。通过本次课程设计进一步熟悉Quartus II软件的使用和操作方法；以及对Verilog HDL语言的自顶向下设计方法有了进一步的认识，对其中的许多语句也有了新了解，掌握；对自己独立思考和解决问题的能力也有了很大的锻炼。短暂的课程设计就要结束了，在此，感谢所有在学习和生活中给予我关心和帮助的人们。首先我要感谢杨坤明老师，本次课程设计设计的选题、课题调研与撰写工作实在和老师的指导下完成的。和老师渊博的知识、严谨的治学态度、一丝不苟的工作作风、和不厌其烦的精神对我影响至深，使我受益终生，在此我向和老师表示崇高的敬意和衷心的感谢。其次，在我的课程设计期间，各个组对于相同相似问题进行几列讨论，逐一侦破，在此向这些同学们表示衷心的感谢。 最后，向所有曾给予我关心和帮助的老师和同学们再次致以最衷心的感谢。module account(state,clk,card,decide,disptime,dispmoney, write,read,warn,cut); // output write,read,warn,cut; input state,clk,card; input[2:1] decide;//话务种类 output[10:0] dispmoney;//显示余额 output[8:0] disptime;//显示通话时间 reg[10:0] money; // reg[8:0] dtime; reg warn,cut,write,t1m; reg set,reset_ena; integer num1,temp; assign dispmoney=card?money:0; assign disptime=dtime; assign read=card?1:0; a