基于HDL十进制计数器设计.docVIP

FPGA实验 报告二 实验名称： 基于HDL十进制计数器设计 姓 名： 学 号： 班 级： 指导老师： 时 间： 2013年3月18日 实验二：基于HDL十进制计数器设计 一、实验目的 1、掌握基于语言的ISE设计全流程； 2、熟悉、应用VerilogHDL描述数字电路； 3、掌握基于Verilog的组合和时序逻辑电路的设计方法 二、实验要求 1、用HDL语言设计七段显示译码电路，以及十进制加法计数器。 2、要求LED定位显示。 3、完成LED七段码波形的仿真分析 4、在目标板按要求显示译码结果。 三、实验原理 本次试验将完成的设计是一个具有数显输出的十进制计数器。示意图如2.1所示。 图2.1 七段数码管属于数码管的一种，是由7段二极管组成。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阴数码管。它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。 显示译码器，用HDL语言判断CLK的上升沿信号，每次收到一次上升沿信号，计数器的值加一并显示在数码管上，所以本次实验会将十进制计数与七段数码管的显示分别写在两个模块里面。 消抖模块，这次不用学生完成，只用在最后的top文件中调用就行。 本实验可以采用ISE软件的HDL语言描述七段数码管的功能与十进制计数功能。完成的设计是一个具有数显输出的十进制计数器。 四、实验步骤 1、设计准备 （1）设计任务表述： 输入信号： clk -------待计数的时钟 clr ---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数 ce---------使能控制信号，当ce=1，电路正常累加计数，否则电路不工作 输出信号： q[6：0]---------驱动数码管，显示计数值的个位 cout -----------驱动发光二极管，显示计数值向十位的进位 （2）本实验共包括3个模块： 十进制计数器 驱动七段数码管模块 消抖模块，待计数的时钟clk输入至计数器前，先通过消抖模块。 （3）十进制计数器：对输入时钟进行计数 输入： CLK------待计数的时钟 CLR ------异步清零信号，当CLR =1，输出复位为0；当CLR =0，正常计数 ENA-------使能控制信号，当ENA=1，电路正常累加计数，否则电路不工作 输出： SUM[3:0]----------计数值的个位 COUT ----------计数值的十位进位 （4）LED显示驱动模块 输入： SUM[3:0]——待显示的数值 OUT[6:0]——驱动数码管的七位数值 （5）电源按键消抖模块 通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。 根据实验板的资料，对按键输入信号需进行消抖处理。 电平检查模块：检测输入的按键是否被按下或者释放，并分别将H2L_Sig,L2H_Sig拉高，并随后拉低，给出按键的操作信息。延时模块，对输入的信号变化时刻进行计时并观察信号的变换情况，对输出端口进行恰当的赋值。实验资料中给出消抖模块设计源代码。消抖模块不要求仿真。 2、十进制计数器TEN_CLK.v的设计 （1）设计输入 1）建立工程：file-New Project。在E盘的根目录下，以学文件名建立工程，选择Top-level的类型是HDL 正确选择EDA工具与器件 3）建立工程后，开始模块的设计，TEN_CLK.v模块设计。建立新Verilog HDL模块编辑窗口 选择Verilog Module ，并输入合法文件名 5）在文本编辑窗