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数模混合信号集成电路设计第二讲 数字集成电路设计流程 内容 1、设计流程介绍 2、硬件描述语言的介绍 3、设计方法的介绍 4、数字系统的结构设计 5、数字系统的电路设计 6、数字系统的版图设计 设计流程介绍 设计流程介绍 1.电路设计（前端设计）电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开始，直到设计出相应的电路图，对于数字系统来说就是设计出它的逻辑图或逻辑网表 2.版图设计（后端设计）版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就是制造工艺所需的掩膜版的版图。 设计方法 1、Bottom-Up(之下而上） 2、Top-Down (之上而下） 设计方法 1、Bottom-Up 自底向上(Bottom-Up)设计是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年 设计从逻辑级开始，采用逻辑单元和少数行为级模块构成层次式模型进行层次设计，从门级开始逐级向上组成RTL级模块，再由若于RTL模块构成电路系统 对于集成度在一万门以内的IC设计是行之有效的,无法完成十万门以上的设计 设计效率低、周期长，一次设计成功率低 设计方法:Bottom-Up 缺点： 系统设计时存在的问题只有在后期才能较容易发现； 设计周期长； 设计的主体是电路原理图，不便于管理和移植； 设计方法：Top-Down Top-Down设计 该流程在EDA(HDL语言)工具支持下逐步成为IC主要的设计方法 从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能 1、系统设计（行为级描述）; 2、 RTL设计 (RTL级描述）; 3、逻辑设计/门级设计 4、物理实现 采用Verilog/VHDL语言描述电路时，我们将电路的描述分为行为（Behavioral）和寄存器传输级（Register Transfer Level）和门级描述（Gate Level）三个层次。这样的划分是根据寄存器和组合逻辑的确定性而言的 行为级：寄存器和组合逻辑都不明确 RTL级：寄存器明确，组合逻辑不明确。 门级：寄存器和组合逻辑都明确 Top-Down 设计步骤 1、系统设计（行为级描述） 　实质上就是对整个系统的数学模型的描述。一般来说，对系统进行行为级描述的目的是试图在系统设计的初期，通过对系统行为描述的仿真来发现设计中存在的问题。并不真正考虑其实际的操作和算法的实现。考虑更多的是系统的结构及其工作过程是否能达到系统设计规范的要求。 Top-Down 设计步骤 ２、RTL设计(RTL级描述） 　用行为方式描述的系统结构有可能部分描述抽象程度过高，是不可以直接映射到具体逻辑单元结构的硬件实现。因此必须将行为级描述的verilog/VHDL语言该写成寄存器级描述。 Top-Down 设计步骤 3、逻辑设计/门级设计 利用逻辑综合工具，例如FPGA Express(针对FPGA设计），Design Compiler（针对ASIC设计）,将行为级或者寄存器级描述转换转换成一组寄存器和组合逻辑，也就是说经过逻辑综合可以得到集成电路的门级逻辑结构。 Top-Down 设计步骤 4、物理实现(版图设计） 逻辑综合生成门级网表，可以有两种硬件实现选择。第一种是由自动布局布线工具，如Silicon Enemble, 生成ASIC版图。第二种是将网表转换成FPGA(现场可编程门阵列)映射文件，由FPGA硬件实现。 Top-Down设计与Bottom-Up设计相比， 具有以下优点: 设计从行为到结构再到物理级，每一步部进都进行验证,提高了一次设计的成功率。 提高了设计效率，缩短了开发周期，降低了产品的开发成本 设计成功的电路或其中的模块可以放入以后的设计中提高了设计的再使用率(Reuse)。 行为综合 行为级仿真：Modelsim,Active-Hdl FPGA逻辑综合： FPGA逻辑综合： ASIC逻辑综合：DC FPGA实现 FPGA实现：Alter Max+Plus II FPGA实现：Xilinx Foundation ISE ASIC版图实现：Cadence Silicon Ensemble (SE) 常用的工具 1、系统级设计、验证工具： C语言、Matlab、Simulink 2、RTL源代码设计和验证： Verilog、VHDL（代码） 仿真验证工具： Synopsys VCS: ASIC流程方便 Mentor ModelSim:Windows 平台 Cadence NC-Verilog:在后仿使用速度快 Aldec :Active-HDL Altera: