数电课设同步加法计数器,串行序列信号检测器.docx

1 课程设计的目的与作用1.1课程设计的目的1.了解同步加法计数器, 串行序列信号检测器的工作原理和逻辑功能。2.掌握计数器电路，串行序列信号检测器电路的分析，设计方法及应用。3.学会正确使用JK触发器，74LS161芯片。1.2课程设计的作用1.学好理论课的基础上通过开设课程设计来提高我们运用所学知识解决实际问题的能力。2.培养我们学以致用良好习惯。3.通过课程设计的实际操练也加深了对理论知识的理解和掌握。4.培养单独解决问题的能力，学会科学的解决分析实际问题。2.设计任务1.三位二进制同步加法计数器（无效态：000,010）2.串行序列检测器（检测序列：0010）3.基于74161芯片仿真设计140进制加法计数器并显示计数过程3.设计过程3.1三位二进制同步加法计数器的设计过程1.首先画出要设计加法器的状态图，因为有两个无效状态，那么加法器只有六个有效状态，则状态图如下：2.时序图3.选择的触发器名称：三个CP下降沿触发的边沿JK触发器4.状态方程Q1nQ0nQ2n 00 01 11 10XXX 011100XXX10111000111101三位二进制同步加法计数器次态卡诺图Q2n+1的卡诺图： Q1nQ0nQ2n 00 01 11 10X01X11010 1Q1n+1的卡诺图：Q1nQ0nQ2n 00 01 11 10X10X010 101Q0n+1的卡诺图：Q1nQ0nQ2n 00 01 11 10X10X101101由卡诺图得出状态方程为：=++=Q0n+=++5.驱动方程 =1 = === =6.时钟方程 CP===.7检查能否自启动000 001(有效状态)010 111(有效状态)由此可以看出电路可以自启动。8.仿真电路图 图3.13.2串行序列信号检测器的设计过程3.2.1串行序列信号检测器的设计的总体框图：CP Y输入脉冲串行序列输出3.2.2设计过程：1.状态图：S0 S1 S2 S3 真值表现态输入输出次态S0S00100S1S0S1S10100S2S0S2S20100S2S3S3S30110S0S02.分配，画出二进制数编码后的状态图：进行状态编码，取S0=00 S1=01 S2=10 S3=11编码后的状态图：1/03.选择的触发器名称：选用两个CP下降沿触发的边沿JK触发器74LS1124.采用同步的方案,，即取： CP0=CP1=CP5.输出方程： Qn1Q0nX000111100001010000输出Y的卡诺图 Y=6.状态方程： Qn1Q0nX00011110001100010100000011串行序列信号检测器的次态卡诺图 Q1nQ0n 00101 10001Q1n+1的卡诺图 Q1nQ0n 01000 10001Q0n+1的卡诺图 由卡诺图得出状态方程为：7.驱动方程： = ==1 =8.仿真电路图图3.23.3基于74161芯片的140进制同步加法计数器的设计过程表1是4位二进制同步加法计数器74LS161的状态表，表中是异步清零控制端，低电平有效；是同步置数控制端，低电平有效；ENP和ENT是计数器工作状态控制端，高电平计数；CLK是计数脉冲输入端；D、C、B、A是并行数据输入端；QD、QC、QB、QA是计数器状态输出端；“×”表示任意状态，“↑”表示时钟脉冲上升沿。.? 1.确定级联逻辑：共需要3个74LS161，设低位的74LS161编号为1，中位的74LS161编号为2，最高位为3，采用同步级联方式，即外接脉冲同时接入高、，中低32个74LS161的计数脉冲输入端CLK。低位74LS161的计数控制端ENP和ENT都接高电平，即ENP1=ENT1=1，使其工作于计数状态。因为要采用十进制数方式显示，则低位74LS161最大输出状态1SN-1=1S9=Q1DQ1CQ1BQ1A=1001，此时其进位输出RCO1=0，不能用于控制高位74LS161进行计数。中，高位74LS161的计数控制端ENP和ENT可由低位最大状态的非完成译码控制，即ENP2=ENT2=Q1DQ1A。