第三章_FPGA结构与配置讲述.ppt

CPLD特点 CPLD：内部互连结构由固定长度的连线资源组成，布线的延迟确定，属确定性结构。该结构来自于典型的PAL、GAL器件的结构。采用EEPROM工艺。 任意一个组合逻辑都可以用“与－或”表达式来描述，所以该“与－或阵列”结构能实现大量的组合逻辑功能。 FPGA特点 FPGA内部互连结构由多种长度不同的连线资源组成，每次布线的延迟时间可不同，属统计型结构。逻辑单元主体为由静态存储器（SRAM）构成的函数发生器，级查找表。通过查找表可实现逻辑函数功能。采用SRAM工艺。 CPLD和FPGA的主要区别 结构上的不同 集成度的不同 CPLD：500～50000门； FPGA：1K～10M门 应用范围不同 CPLD逻辑能力强而寄存器少（1K左右），适用于控制密集型系统；FPGA逻辑能力较弱但寄存器多（100多K），适用于数据密集型系统。 使用方法不同 FPGA和CPLD的选用 1.器件的资源 三家主流公司产品： Altera、Xilinx：数千门～数百万门 Lattice：数万门一下 资源占用以仿真系统给出的报告为准，并硬留有适当的余量（20％） 2.芯片速度 芯片速度越高，其对微小毛刺信号的反映越灵敏，系统的工作稳定性越差。 芯片的速度等级与其价格的关系。 3.器件的功耗 CPLD：5V、3.3V FPGA：5V、3.3V、2.5V、1.8V、1.5V * * EDA技术实用教程 第3章 FPGA／CPLD结构与应用 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 3.1 可编程逻辑器件的发展历程 70年代 80年代 90年代 PROM 和PLA 器件 改进的 PLA 器件 GAL器件 FPGA器件 EPLD 器件 CPLD器件 内嵌复杂 功能模块 的SoPC 可编程逻辑器件的分类 图3-2 按集成度(PLD)分类 3.3 CPLD结构与工作原理 图3-26 MAX7000系列的单个宏单元结构 PRN CLRN ENA 逻辑阵列 全局 清零 共享 逻辑 扩展项 清零 时钟 清零选择 寄存器旁路 并行 扩展项 通往 I/O 模块 通往 PIA 乘积项选择矩阵 来自 I/O引脚 全局 时钟 Q D EN 来自 PIA的 36个信号 快速输入选择 2 FPGA/CPLD下载方式 CPLD FPGA SRAM OTP isp --IN-SYSTEM-PROGRAMMING 1、直接配置（CONFIGUERING） 2、ROM 3、模拟ROM ISP功能提高设计和应用的灵活性 减少对器件的触摸和损伤 不计较器件的封装形式 允许一般的存储 样机制造方便 支持生产和测试流程中的修改 允许现场硬件升级 迅速方便地提升功能 未编程前先焊接安装 系统内编程--ISP 在系统现场重编程修改 此接口既可作编 程下载口，也可作 JTAG接口 ALTERA 的 ByteBlaster（MV）下载接口 3.4 FPGA结构与工作原理 3.4.1 查找表 图3-33 FPGA查找表单元内部结构 图3-32 FPGA查找表单元： 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现 输出 查黑 找盒 表子 输入1 输入2 输入3 输入4 什么是查找表? 基于查找表的结构模块 FLEX10K系列器件 图3-34 FLEX 10K内部结构 . . . IOC IOC IOC IOC . . . . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC 逻辑单元 . . . IOC IOC . . . IOC IOC IOC IOC . . . 快速通道互连 逻辑阵列块 (LAB) IOC IOC . . . 逻辑单元LE 图3-35 LE(LC)结构图 数据1 Lab 控制 3 LE 输出 进位链 级联链 查找表 (LUT) 清零和 预置逻辑 时钟选择 进位输入 级联输入 进位输出 级联输出 Lab 控制 1 CLRN D Q 数据2 数据3 数据4 Lab 控制 2 Lab 控制 4 存储器容量 (单位: Bit) 典型可用门 EPF10K10/A EPF10K20 EPF10K30/A EPF10K40 EPF10K5/V EPF10K70 EPF10K100/A EPF10K130V EPF10K250A FPGA/CPLD生产