计算机组成原理第5章存储系统和结构详解.ppt

* 多体交叉访问存储器 图5-26 多体交叉访问存储器 * 模4交叉编址 模块号 地址编址序列 对应二进制地址的最低两位 M0 0，4，8，12，…，4i+0，… 00 M1 1，5，9，13，…，4i+1，… 01 M2 2，6，10，14，…，4i+2，… 10 M3 3，7，11，15，…，4i+3，… 11 * 主存速度的提高始终跟不上CPU的发展。据统计，CPU的速度平均每年提高60%，而组成主存的DRAM的速度平均每年只改进7%。由SRAM组成的高速缓冲存储器的运行速度则接近甚至等于CPU的速度。 5.7 高速缓冲存储器 * 常规的主存是单体单字存储器，只包含一个存储体。在高速的计算机中，普遍采用并行主存系统，即在一个存取周期内可以并行读出多个字，以解决CPU与主存之间的速度匹配问题。 多个并行工作的存储器共有一套地址寄存器和译码电路，按同一地址并行地访问各自的对应单元。例如：CPU送出地址A，则n个存储器中的所有A单元同时被选中。假设每个存储器的字长为w位，则同时访问n×w位称为单体多字系统。 5.7.1 高速缓存工作原理 * 程序的局部性有两个方面的含义：时间局部性和空间局部性。时间局部性是指如果一个存储单元被访问，则可能该单元会很快被再次访问。这是因为