计组实验报告详解.docxVIP

计算机组成原理实验报告实验1：VERILOG 设计基础专业班级：14级计算机二班 学号 姓名：杨娜学号 姓名：周蓉实验地点： 理工楼901 实验时间：2016年5月14日实验十 VGA显示控制器的设计一、实验目的学习VERILOG的基本语法和编程规则掌握通用寄存器等常用基本数字模块的VERILOG描述和基本设计方法理解带使能控制和异步清零的8位寄存器的设计原理掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法掌握移位寄存器的设计方法二、实验任务1、设计一个带使能控制和异步清零的8位寄存器REG8X，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一个8位的反向输出，将结果显示在发光二极管。模块的端口描述如下：端口名端口方向端口位宽端口功能Resetn(cclr)in1输入清零信号，低电平时有效，有效时输出Q立即变为0Enable(rl)in1输入使能信号，高电平有效，有效时芯片工作Controlin1输出使能信号，高电平有效，有效时信号输出Clockin1输入时钟信号，正跳变（上升沿）有效Din8输入数据源DQout8输出寄存器值Q，当Resetn为高电平且Clock发生正跳变时，Q=D；当Resetn信号为低电平时Q的值立即变为0。Qbout8输出信号Qb，其值为Q的反模块的参考物理结构如下：