CPLD实验一.docVIP

CPLD与FPGA 实验报告 学生姓名： 学 院：信息工程 班 级：电子11-1 指导教师：荀延龙 实验一 组合逻辑电路的设计 实验目的： 掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。 加深对EPLD设计全过程的理解。 掌握组合逻辑电路的静态测试方法。 实验设备： PC机 EDA实验箱（主芯片是ALTERA EPM7128SLC84-15）。 实验内容： 用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。 用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。 用VHDL语言输入法设计一个优先权排队电路。排队顺序为： A=1 最高优先级 B=1 次高优先级 C=1 最低优先级 要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。 实验步骤： 采用文本编辑器输入VHDL语言源程序，建立工程。 编译。 仿真。 对芯片进行编程。 根据管脚分配情况连线。 四舍五入判别电路的四个输入管脚分别与四个拨码开关相连，输出数据与LED灯相连。 开关控制电路的四个输入管脚分别与四个按键开关相连，输出管脚与LED灯相连。 优先权排队电路的A、B、C三个信号分别连三个按键开关，三个输出信号分别连三个LED灯相连。 控制输入信号（按键或拨码开关），观察电路输出（LED灯的亮与灭）。 实验报告要求： 给出电路的VHDL描述、仿真结果。 说明波形图中输入数据的给定依据。 说明物理连线情况以及物理连线与编译时进行管脚分配有何关系？ 1、用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;--此程序包中含有conv_integer();函数 entity gusuan is port(key: in std_logic_vector(3 downto 0); y: out std_logic); end gusuan; architecture suanfa of gusuan is signal jieguo:integer;-- begin jieguo =conv_integer(key);-- process begin if (jieguo =5) then y=1; else y=0; end if; end process; end suanfa; 其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。则需要四个输入分别是key1/key2/key3/key0，一个输出端为y key=0101，y=1 key0101，y=1 物理连线示意图 2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity kaiguan is port(key: in std_logic_vector(3 downto 0); y: out std_logic); end kaiguan; architecture suanfa of kaiguan is begin process begin y=(key(0) xor key(1) xor key(2) xor key(3)); end process; end suanfa; 四个开关控制一盏灯，合任一开关，灯亮；断任一开关，灯灭。 则需要四个输入分别是key1/key2/key3/key0，一个输出端为y，其关系如下： y=key(0) xor key(1) xor key(2) xor key(3) 物理连线示意图 3、用VHDL语言输入法设计一个优先权排队电路。排队顺序为： A=1 最高优先级 B=1 次高优先级 C=1 最低优先级 要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。 library ieee; use ieee.std_logic_1164.all; entity paidui is port(key: in std_logic_vector(2 d