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5 锁存器和触发器 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 作业：P237 5.2.1、5.2.5、 5.4.1、5.4.8 教学基本要求 1、理解锁存器、触发器的电路结构和工作原理 2、掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、了解锁存器、触发器的动态特性 1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 概述 锁存器和触发器：是构成时序逻辑电路的基本逻辑单元 。 结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈。 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 2、锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 5.1 双稳态存储单元电路 5.1.1 双稳态的概念 5.1.2 双稳态存储单元电路 5.1 双稳态存储单元电路 5.1.1 双稳态的概念 反馈 5.1.2 双稳态存储单元电路 Q端的状态定义为电路输出状态。 电路有两个互补的输出端 1. 电路结构 2、数字逻辑分析 ——电路具有记忆1位二进制数据的功能。 如 Q = 1 如 Q = 0 1 0 0 1 1 0 1 1 0 0 3. 模拟特性分析 5.2.1 SR 锁存器 5.2 锁存器 5.2.2 D 锁存器 5.2.1 SR 锁存器 1. 基本SR锁存器 初态：R、S信号作用前Q端的状态，初态用Q n表示。 次态：R、S信号作用后Q端的状态，次态用Q n+1表示。 1) 工作原理 (a) R=0、S=0 状态不变 0 0 若初态 Q n = 1 1 0 1 若初态 Q n = 0 0 1 0 0 0 无论初态Q n为0或1，锁存器的次态均为1态。 (b) R=0、S=1 置1 无论初态Q n为0或1，锁存器的次态为0态。 （c） R=1 、 S=0 置0 （d） S=1 、 R=1 状态不确定 约束条件: SR = 0 当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。 触发器的输出既不是0态，也不是1态 2) 逻辑符号与逻辑功能 逻辑功能表 保持 置0 置1 S为置1端，R为置0端 S—Set 置位 R—Reset 复位 都是高电平有效 状态 不确定 电路的动作特点： S、R对高电平信号敏感 约束条件: SR = 0 反映锁存器输入信号取值和状态之间对应关系的图形称为波形图 置0 置1 置0 置0 置0 保持 不允许 3）工作波形 设初态为=0 4）用与非门构成的基本SR锁存器 a.电路图 约束条件: S +R = 1 例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。 2. 逻辑门控SR锁存器 国标逻辑符号 简单SR锁存器 使能信号控制门电路 锁存使能信号 2) 工作原理 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= Ф E=1： E=0： 状态发生变化。 Q状态保持 门控的SR锁存器逻辑功能表 约束条件：SR=0 3)工作波形 动作特点： E=1期间电路对信号敏感， 并按S、R信号改变锁存器的状态 E=0期间锁存器状态不变 5.2.2 D 锁存器 1. 逻辑门控D锁存器 S =0 R=1 D=0 Q = 0 D=1 Q = 1 = D S =1 R=0 D锁存器的功能表 逻辑功能 2. 传输门控D锁存器 E=0时 (b) 动作特点 (a) 电路结构 TG2导通， TG1断开 TG1导通， TG2断开 Q = D Q 不变 E=1时 (c) D锁存器功能表 (d) 工作波形 3. D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。 CMOS 八D锁存器--74HC/HCT373 4. 典型集成电路 LE=0 锁存器的状态不变 LE=1 三态门使能，数据输出 锁存器的状态随Dn变化 三态门高阻态，数据不能输出 LE锁存使能 74HC/HCT373的功能表 工作模式 输 入 内部锁存器 状 态 输 出 LE Dn Qn 使能和读锁存器（传送模式） L