基于FPGA的状态机的实现例析.docVIP

序列检测有限状态机的实现 有限状态机 有限状态机是绝大部分控制电路的核心结构，是表示有限个 HYPERLINK /view/705553.htm \t _blank 状态以及在这些状态之间转移和动作等行为的 HYPERLINK /view/76167.htm \t _blank 数学模型。有限 HYPERLINK /view/705553.htm \t _blank 状态机是指输出取决于过去输入部分和当前输入部分的 HYPERLINK /view/115433.htm \t _blank 时序逻辑电路。一般来说，除了输入部分和输出部分外，有限 HYPERLINK /view/705553.htm \t _blank 状态机还含有一组具有“记忆”功能的 HYPERLINK /view/6159.htm \t _blank 寄存器，这些寄存器的功能是记忆有限状态机的内部状态，它们常被称为状态寄存器。在有限 HYPERLINK /view/705553.htm \t _blank 状态机中，状态 HYPERLINK /view/6159.htm \t _blank 寄存器的的下一个状态不仅与输入信号有关，而且还与该寄存器的当前状态有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。 在实际的应用中，根据有限 HYPERLINK