chap2VerilogHDL语言规则汇编.ppt

forever循环应包括定时控制或能够使其自身停止循环，否则循环将无限进行下去！ 尽管Quartus II支持该语句，但一般情况下是不可综合的！如果forever循环被@(posedge clock)形式的时间控制打断，则是可综合的。 forever在测试模块中描述时钟很有用！ always_demo .v位于always_demo文件夹 assign语句在always块之外；循环语句forever语句是在initial块中！ 见《数字系统设计与Verilog HDL》P170 参见《从算法设计到硬线逻辑的实现——实验练习与Verilog语法手册》P14~15 $random参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P61 采用Modelsim进行仿真！ 见《数字系统设计与Verilog HDL》P172[例6.14] count0s_function.v位于function文件夹 采用Quartus II进行仿真！ 见《数字系统设计与Verilog HDL》P172[例6.15] tryfunct.v位于function文件夹 factorial=op?1:0; //当op非零时， factorial=1，否则=0。 为避免出错，在同一个块内，不要将输出重新作为输入使用！ 备注：若块内有多个赋值语句，则在块结束时同时赋值。 参见“Quartus II支持的Verilog HDL行为模型.doc” ——fork语句是不可综合的！用在测试文件中，在描述并发形式的行为时很有用。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P38例4 见《数字系统设计与Verilog HDL 》 P161 见《数字系统设计与Verilog HDL 》 P161例6.6，主要应用于计时计数器 counter60.v位于counter60文件夹 语句assign cout = ((qout == 8h59)cin)? 1:0;表示当qout == 8h59且cin=1时，cout=1，而不论此时有无时钟到来；否则cout=0。 case语句与if-else语句有什么区别呢？ if-else语句适于对不同的条件，执行不同的语句；对于每个判定只有两个分支。 case语句适于对同一个控制信号取不同的值时，输出取不同的值！它是多分支语句。 当控制信号只有一个时，最好采用case语句，比较简洁！ 见《数字系统设计与Verilog HDL 》 P163例6.8 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P44 本来是想实现一个二选一的数据选择器，但如果不列出所有条件分支，则生成了不想要的锁存器。 MAX + PLUS II和Quartus II都支持for语句！ （见《数字系统设计与Verilog HDL》P165[例6.10]) 位于voter7文件夹中 用for语句实现两个8位二进制数乘法（见《数字系统设计与Verilog HDL 》 P165[例6.11]) mult_for.v位于mult_for文件夹中 见《数字系统设计与Verilog HDL》P166[例6.12] mult_repeat.v位于mult_ repeat文件夹中。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P46~47 count1s_while.v位于count1s_while文件夹中。 count1s_for_good.v位于count1s_for文件夹中。 * 包括系统级,算法级,RTL级 1). 逻辑功能描述——算法级 注：首先必须根据逻辑功能写出逻辑表达式！ [例2.1] 用逻辑表达式实现4选1数据选择器 module mux4_1(out,in1,in2,in3,in4,cntrl1,cntrl2); output out; input in1,in2,in3,in4,cntrl1,cntrl2; assign out=(in1 ~cntrl1 ~cntrl2) | (in2 ~cntrl1 cntrl2) | (in3 cntrl1 ~cntrl2) | (in4 cntrl1 cntrl2) ; endmodule 2、 Verilog HDL的行为级描述 * 2). case语句描述——RTL级