lab4A-2014集成电路设计讲义.pdf

集成电路设计实习 VLSI Design Labs 单元实验四： 数字系统设计-前端 授课教师：贾嵩、鲁文高、王源、崔小欣 2006-2007 Institute of Microelectronics Peking University All rights reserved 实验目的及时间安排 ?掌握数字系统的半定制设计方法 ?完成16位加法器的RTL级电路设计和仿真 ?完成逻辑综合 ?设计时间：1次课 ?设计数据和上机指导在lab4.tar文件中 Institute of Microelectronics, Peking University 集成电路设计实习－单元实验一 Page 2 Copyright ? 2006-2007 基本门电路设计 内容安排 ?前端设计：RTL逻辑仿真、逻辑综合、门级网表仿真 ?后端设计：??动布局布线和版图验证 ?标准单元库： CHARTER 0.35um工艺库，库文件已经放在实验的 lib文件夹中，为数字半定制设计中使用的CHARTER 0.35um工艺 标准单元库，包括支持逻辑仿真、逻辑综合、自动布局布线和版 图验证的设计文件 ?本实验使用Cadence公司的EDA工具完成 Institute of Microelectronics, Peking University 集成电路设计实习－单元实验一 Page 3 Copyright ? 2006-2007 基本门电路设计 实验过程 ?在登陆根目录下解压lab4.tar文件，进入产生的lab4目录，分别在 仿真sim、综合syn、布局布线layout和版图验证lvs目录下完成本 单元的实验内容，其余文件夹为仿真、综合相应库文件目录 ?分别完成16位加法器的RTL级和门级设计，理解不同设计方法的 特点 ?对完成的设计进行逻辑仿真验证功能的正确性 ?对验证正确的设计进行逻辑综合，观察不同约束条件下，综合器 生成的不同设计 ?对综合后的门级网表进行逻辑仿真，验证其正确性，并观察其门 级时序 ?输出RTL设计的门级网表用于后端设计 Institute of Microelectronics, Peking University 集成电路设计实习－单元实验一 Page 4 Copyright ? 2006-2007 基本门电路设计 Cell-based ASIC 设计流程 ?基于标准单元的半定制设计流程 Institute of Microelectronics, Peking University 集成电路设计实习－单元实验一 Page 5 Copyright ? 2006-2007 基本门电路设计 前端设计1——16bit加法器的RTL设计 ?设计要求：电路完成带进位的2个16位二进制数的加法操作，输出16位的‘和 信号’以及1位的‘进位输出信号’ ?每个周期完成一次16bitd的加法运算 ?用硬件描述语言进行设计输入，推荐使用verilog语言 ?完成RTL级仿真和逻辑综合 ?端口定义如下表 端口名 位宽 ：单位bit 说明 clk 1 时钟信号输入 rstn 1 复位信号输入，低电平有效 en 1 使能信号输入,高电平有效 Dat