verilog_95标准和2001标准的比较答题.docx

Verilog_1995和Verilog_2001的比较 版本记录表作者版本号日期修改内容王长友V1.00.a2015.5.24第一次创建  作为一门如今世界最流行的硬件描述语言之一，Verilog HDL拥有自己的独有的特点和优势。当然同时作为一门不断完善和发展的硬件描述语言，他同样也具有他的不足之处。 Verilog HDL是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL，并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。 Verilog HDL虽然得到了广泛的应用，但是然们在应用过程中也发同大多数新兴的编程语言一样，有很多的不完善、缺陷。在2001年，OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog－1995标准缺陷的新的标准。这一扩展版本成为了 IEEE1364-2001标准，也就是Verilog 2001。Verilog 2001是1995的增补，现在几乎所有的工具都支持Verilog 2001。Verilog 2001也被称作Verilog 2.0。 作为一个verilog的初学者，基础是最重要的。现在将我在学习中了解到的verilog的IEEE1364-95标准和最新的IEEE1364-2001标准做一个简单的比较和分析，希望可以在加深我的学习和理解的同时可以方便大家的探讨、学习和补充。 我从以几个方面来比较verilog HDL的IEEE1364-1995标准和IEEE1364-2001的变化： 模块声明的扩展 1）、Verilog- 2001允许将端口声明和数据类型声明放在同一条语句中，例如： Verilog -1995： Module mux8(y,a,b,en); output [7:0] y; input [7:0]a,b; input en; reg [7:0] y; wire [7:0] a,b; wire en; …… Verilog-2001： Module mux8(y,a,b,en); output reg [7:0] y; input wire [7:0] a,b; input wire en; …… 2)、Verilog- 2001中增加了ANSI C风格的输入输出端口说明，可以用于module、task和function。例如： Verilog -1995： Module mux8(y,a,b,en); output [7:0] y; input [7:0]a,b; input en; reg [7:0] y; wire [7:0] a,b; wire en; …… Verilog-2001： Module mux8( output reg [7:0] y; input wire [7:0] a,b; input wire en); …… 3)、对于含有parameter的module， 例如： Verilog -1995： Module adder(sum, co, a, b, ci); parameter MSB = 31, LSB = 0; output [MSB:LSB] sum; output co; input [MSB:LSB] a,b; input ci; reg [MSB:LSB] sum； reg co; wire [MSB:LSB] a,b; wire ci; ……. Verilog-2001： Module adder #(parameter MSB = 31,LSB = 0) ( out