实验6二进制全加器设计.doc

实验6 二进制全加器设计 1 ．实验目的 ( 1 ）学习组合电路的设计方法。 ( 2 ）掌握1位二进制全加器和4位二进制全加器的原理。 ( 3 ）掌握用VHDL语言和原理图方式混合设计1位和4位二进制全加器。 ( 4 ）掌握模块化电路设计方法。 2 ．实验仪器设备 ( 1 ) PC一台。 ( 2 QuartusⅡ开发软件一套。 ( 3 ) EDA技术实验开发系统一套。 3 ．实验要求 ( 1 ）预习加法器的相关知识。 ( 2 ）用VHDL方式完成底层程序设计。 ( 3 ）全加器顶层电路采用VHDL程序描述和原理图方法分别实现并仿真下载。 ( 4 ）用VHDL完成程序设计。 ( 5 ）完成二进制加法器的仿真。 ( 6 ）下载电路到EDA实验系统验证结果。 4 ．实验任务 l ）设计一个1位二进制的全加器1位二进制的全加器要求用一个或门和两个半加器构成，二进制的全加器原理图如图11.22所示；利用VHDL设计一个1位二进制的半加器和2输入或门并进行仿真、打包成一个元件；用VHDL语言和原理图方式分别设计1位二进制全加器，下载程序进行验证。 ( 1 ）实验原理。首先用VHDL设计一个半加器和一个或门电路，半加器真值表如表11.2所示。 半加器中的a , b为二进制加数和被加数，S是和数，co是进位位。然后按照图11.23设计原理图构成全加器并用VHDL描述该原理图。 ( 2 ）设计上述实验任务 1 ）中的VHDL程序和原理图，完成电路的编译、仿真和下载。 2 ) （选作）设计一个4位二进制全加器（注：加数与被加数均为4位二进制数）。用VHDL编写程序实现4位二进制全加器或将上述的1位二进制全加器进行元件打包，利用打包后的模块设计一个4位全加器。完成设计后，编译、仿真和下载电路进行结果验证。 5 ．实验报告及总结 ( 1 ）根据实验的内容，写出实验方案。 ( 2 ）分析实验原理。 ( 3 ）写出VHDL程序，画出仿真波形图和RTL电路图。 ( 4 ）总结加法器电路设计的方法。