2011年_数字系统设计试题 A卷 答卷.docVIP

诚信应考,考试作弊将带来严重后果！ 华南理工大学期末考试 《数字系统设计》试卷A 注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请在答题纸上答题，试卷上答题无效； 3．考试形式：开（闭）卷； 4. 本试卷共 三 大题，满分100分， 考试时间120分钟。 题 号 一 二 三 总分 得 分 评卷人 一．简答题（共24分） 1．略。 二. 分析题（33分） 1．library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sig_var is port( clk,rst:in std_logic; q1:out std_logic_vector(3 downto 0) ); end sig_var; 2. 3． S1和S2: S3: 4．按要求转换下列程序。（8分） （1） WAIT UNTIL clock’EVENT AND clock=‘1’; q = data; （2）If a(3)=1 then Y=”11”; Elsif a(2)=1 then Y=”10”; Elsif a(1)=1 then Y=”01”; Else Y= 00 ; End if; 三、电路设计题 （43分） 1．解答：参考 library ieee; use ieee.std_logic_1164.all; entity singen_tb is end singen_tb; architecture TB_ARCHITECTURE of singen_tb is component sin_gen port( clk : in std_logic; rst : in std_logic; q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); end component; signal clk : std_logic; signal rst : std_logic; signal qout : STD_LOGIC_VECTOR(7 DOWNTO 0); begin UUT : sin_gen port map ( clk = clk, rst = rst, q = qout ); STIMULUS: process begin rst = 0; wait for 100 ns; --0 fs rst = 1; wait for 1 us; wait; end process; CLOCK_ : process begin clk = 0; wait for 50 ns; --0 fs clk = 1; wait for 50 ns; --50 ns end process; end TB_ARCHITECTURE; 2．(1) （2） 《数字系统设计》试卷第 2 页 共 4 页 _____________ ________ … 姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 ) ……………………………………………………密………………………………………………封………………………………………线……………………………………线………………………………………