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FPGA中的FIFO浅谈.doc
FPGA中的FIFO
从字母表面看,我们就知道FIFO的意义了。FIFO是先进先出,在很多情况我们都要用到FIFO。调用FIFO模块,加上输出输入管脚,以下是我仿真FIFO的一个例程。
在向导里设置FIFO的参数,这个就不需要在过多的解释了,因为也很简单。
下图是仿真的波形文件,从文件中。
从波形文件中可以看出,当wrreq为高电平时,可以写数据。rdreq为低电平时读数据。
初始时让data从0一直加到255.这个没关系的。只是写数据,写什么数据都行,让data自加一是为了方便操作、
当写入数据时(wrreq=1)empty为0,读数据一样,empty=0.
在这里有点注意的地方。如果当wrreq=1的时钟个数大于rdreq=1的时钟个数时,也就是读数据的数少于写数据,
如果后面继续读,也就是在后面把wrreq=1时,读出的数据等于上次你为读完的数据,一次这样循环下去。
可能我表达的意思没说清,但自己最好去仿真下。自己动手才能解决问题,听别人N遍,有时候还不如自己操作一遍。。。
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